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[发明专利]一种具有垂直双栅结构的铁电神经突触存储器及其制备方法-CN202210609538.7在审
发明人：孟佳琳;王天宇;何振宇;陈琳;孙清清;张卫 -专利权人：复旦大学
申请日： 2022-05-31 - 公布日： 2022-09-20 - 主分类号： H01L45/00 文献下载
摘要：本发明公开一种具有垂直双栅结构的铁电神经突触存储器及其制备方法。该具有垂直双栅结构的铁电神经突触存储器包括：衬底；背栅电极，形成在所述衬底上；铪基铁电背栅介质，其为正交相，覆盖所述背栅电极；二维沟道材料，形成在所述铪基铁电背栅介质上，其在水平方向的投影与背栅电极在水平方向的投影有交叠；源电极和漏电极，形成在所述二维沟道材料两端；铪基铁电顶栅介质，其为正交相，覆盖上述器件；顶栅电极，形成在所述铁电顶栅介质上，其在水平方向的投影与二维沟道材料和背栅电极在水平方向的投影有交叠，在垂直方向上实现基于双铁电耦合的双突触调控
一种具有垂直结构神经突触存储器及其制备方法

[发明专利]基于二维半导体沟道的双铁电栅晶体管-CN202210091286.3在审
发明人：刘艳;罗拯东;杨麒玉;檀东昕;韩根全;郝跃 -专利权人：西安电子科技大学
申请日： 2022-01-26 - 公布日： 2022-05-10 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种基于二维半导体沟道的双铁电栅晶体管，弥补了传统铁电场效应二维晶体管在存内计算方面的不足。包括在衬底上依次由上至下竖直分布的顶栅电极层、顶部铁电层、二维半导体沟道层、底部铁电层、底栅电极层；源极、漏极分别位于顶部铁电层两侧。底栅电极、漏极、源极和顶栅电极层采用金属Au材料，二维半导体沟道层采用MoS2或MoTe2材料，底部铁电层和顶部铁电层均采用本发明通过双铁电栅耦合效应对TMDC沟道进行电调控，实现对于TMDC沟道的非易失导电率调整。同时，双铁电栅二维晶体管采用上下铁电层的独立极化作为两个逻辑输入，可根据双铁电栅中极化方向的4种不同组合实现双输入布尔存储逻辑运算及其逻辑态的非易失保持，从而得到存内计算的功能。
基于二维半导体沟道双铁电栅晶体管

[发明专利]一种双栅结构的铁电型InGaZnO非易失性存储器-CN201610236723.0有效
发明人：黄晓东;黄见秋 -专利权人：东南大学
申请日： 2016-04-15 - 公布日： 2019-11-08 - 主分类号： H01L27/11585 文献下载
摘要：本发明公开了一种双栅结构的铁电型InGaZnO非易失性存储器，自上而下为：顶栅/铁电层/沟道层/底栅氧化层/底栅。
一种结构铁电型 ingazno 非易失性存储器

[发明专利]一种铁电存储器单元及其制造方法-CN201910175107.2在审
发明人：毕津顺 -专利权人：成都豆萁集成电路设计有限公司
申请日： 2019-03-08 - 公布日： 2019-06-18 - 主分类号： H01L27/11509 文献下载
摘要：本发明公开一种铁电存储器单元及其制造方法，该铁电存储器单元包括铁电电容器和选通晶体管，所述铁电电容器包括第一导体层/铪基铁电层/第二导体层形成的铁电电容器，所述铁电电容器位于互联金属层与选通晶体管漏区之间本申请采用垂直沟道结构，并且为双栅或环绕栅，减小了选通晶体管和存储单元的尺寸，增强了选通晶体管驱动能力，提升了集成度。
铁电电容器选通晶体管铁电存储器单元垂直沟道结构第二导体层第一导体层互联金属层存储单元驱动能力集成度铁电层减小漏区双栅铪基制造环绕申请

[实用新型]一种基于钙钛矿双栅碳纳米管铁电存储器-CN201520909519.1有效
发明人：谭秋红;王前进;刘应开;杨志坤;罗文平;谭秋艳 -专利权人：云南师范大学
申请日： 2015-11-16 - 公布日： 2016-03-23 - 主分类号： H01L29/792 文献下载
摘要：本实用新型属于存储器技术领域，具体涉及一种基于钙钛矿双栅碳纳米管铁电存储器，包括衬底层、栅电极、铁电绝缘层、碳纳米管条纹阵列、源电极和漏电极，所述衬底层上设置有栅电极，栅电极上设置有铁电绝缘层，铁电绝缘层上设置有碳纳米管条纹阵列
一种基于钙钛矿双栅碳纳米管铁电存储器

[发明专利]一种铁电晶体管、数据读写方法、模型训练方法和器件-CN202111526612.0在审
发明人：王欣然;闫鑫;于志浩;宁宏凯;罗时江;赵俊峰 -专利权人：华为技术有限公司
申请日： 2021-11-29 - 公布日： 2023-05-30 - 主分类号： G11C11/22 文献下载
摘要：本申请实施例公开了一种铁电晶体管、数据读写方法、模型训练方法和器件，用于提高铁电晶体管的可靠性和耐用性。为解决上述技术问题，本申请实施例提供以下技术方案：铁电晶体管包括：衬底、背栅电极、背栅介电层、沟道层、源电极、漏电极、界面层、顶栅铁电层、顶栅电极；其中，背栅电极位于衬底的底部；背栅介电层位于衬底的上方；沟道层位于背栅介电层的上方；源电极和漏电极位于沟道层的上方的两侧；界面层位于沟道层的上方；顶栅铁电层位于界面层的上方，其中，界面层用于连接沟道层与顶栅铁电层；顶栅电极位于顶栅铁电层的上方。
一种晶体管数据读写方法模型训练器件

[发明专利]一种双栅铁电晶体管、制备方法及数据擦写及读出方法-CN202210089687.5在审
发明人：彭悦;肖文武;张悦媛;韩根全 -专利权人：西安电子科技大学
申请日： 2022-01-25 - 公布日： 2022-05-24 - 主分类号： H01L29/78 文献下载
摘要：本发明属于晶体管技术领域，公开了一种双栅铁电晶体管、制备方法及数据擦写及读出方法，包括衬底和沟道，所述沟道设置在衬体上方且位于衬体的中部，所述沟道两侧分别设置有源极区和漏极区；所述源极区上设置有源电极，所述漏极区上设置有漏电极，所述沟道上方从下到上依次设置有绝缘层、下栅电极、铁电栅介质层和上栅电极。有益效果：本发明的双栅铁电场晶体管通过在上栅电极和下栅电极间加脉冲实现擦写过程，避免电压落在绝缘层上；进而避免绝缘层上电场过大导致绝缘层击穿，提高了晶体管的抗疲劳特性；还能避免绝缘层分压，从而减小铁电场效应晶体管的编程和擦除电压以及工作电压
一种双栅铁电晶体管制备方法数据擦写读出

[发明专利]一种铁电场效应晶体管及其制备方法-CN202111231501.7在审
发明人：王兴晟;王成旭;张子冲;缪向水 -专利权人：华中科技大学
申请日： 2021-10-22 - 公布日： 2022-02-08 - 主分类号： H01L21/768 文献下载
摘要：本发明公开了一种铁电场效应晶体管及其制备方法，先执行前端工艺：利用前栅工艺在衬底上制备基础场效应晶体管，形成源区、漏区以及位于源区与漏区之间的介电栅；再执行后端工艺：在基础场效应晶体管上形成第一绝缘层和位于第一绝缘层间的第一金属互连结构，在第一绝缘层上形成铁电栅，铁电栅通过第一金属互连结构与介电栅电连接。通过后端工艺制备铁电栅，前端工艺制备的晶体管部分可以仍然采用成本较低良率较高的前栅工艺，避免了后栅工艺带来的问题，也解决了铁电材料在集成过程中与前端工艺温度不兼容的问题。此外，位于绝缘层的铁电栅面积灵活可调，可以通过调节铁电栅面积实现铁电电容与晶体管介电电容的匹配，从而获得更大的存储窗口。
一种电场效应晶体管及其制备方法

[发明专利]一种铁电存储单元-CN202010489524.7在审
发明人：彭强祥;胡万清;廖敏;周益春;曾斌建 -专利权人：湘潭大学
申请日： 2020-06-02 - 公布日： 2020-09-04 - 主分类号： H01L27/11592 文献下载
摘要：一种铁电存储单元，包括：铁电栅场效应晶体管和选通管(11)，铁电栅场效应晶体管包括：衬底(1)，衬底(1)的源区设置有漏电极(10)和源电极(9)；在衬底(1)的绝缘区上依次垂直延伸有栅绝缘层(4)、浮栅电极层(5)、铁电层(6)、控制栅电极层(7)；选通管(11)设置在浮栅电极(5)和源电极(9)之间；当控制栅电极层(7)进行擦写工作时，选通管(11)打开并接地，防止电荷从衬底(1)隧穿进入栅绝缘层(4)和铁电层(6)，避免信号写入和擦除动作过程中绝缘层承载较大的电压降，从而减小铁电层存储信号改变过程中导致的电子隧穿失效影响，提高铁电栅场效应晶体管的可靠性。
一种存储单元

[发明专利]一种铁电伪装晶体管及其安全电路的读写方式-CN202310077662.8在审
发明人：廖敏;石万千;廖佳佳;齐立杨;周益春 -专利权人：西安电子科技大学
申请日： 2023-01-19 - 公布日： 2023-06-02 - 主分类号： H01L29/51 文献下载
摘要：本发明提供一种铁电伪装晶体管及其安全电路的读写方式，主要涉及芯片技术领域，包括衬底，所述衬底上设置有隔离层和有源区，所述有源区上设置有沟道层，所述沟道层为具有双极化特性的半导体材料，所述沟道层上设置绝缘层，所述绝缘层上设置有铁电材料层，所述铁电材料层具有强铁电极化特性，所述铁电材料层上设置有栅电极。
一种伪装晶体管及其安全电路读写方式

[发明专利]半导体器件制造方法-CN201510616088.4有效
发明人：许高博;殷华湘;徐秋霞 -专利权人：中国科学院微电子研究所
申请日： 2015-09-24 - 公布日： 2021-05-07 - 主分类号： H01L21/28 文献下载
摘要：一种铁电栅介质层的制造方法，包括：提供半导体衬底；在所述半导体衬底上淀积高k栅介质层；在所述高k栅介质层上淀积应力层；在所述高k栅介质层中引入掺杂元素；对所述高k栅介质层进行退火处理，实现高k栅介质层的相变，从而形成铁电栅介质层。本发明提供的铁电栅介质层的制造方法，通过在高k栅介质层中引入掺杂元素，在应力层的夹持作用下退火形成具有铁电属性的高k栅介质层，该方法有利于与CMOS工艺相兼容，提高铁电材料在小尺寸半导体器件中的应用。
半导体器件制造方法

[发明专利]基于反铁电栅介质与氧化物半导体沟道的FeFET及其制备方法-CN202111287366.8在审
发明人：唐克超;梁中新;黄如 -专利权人：北京大学
申请日： 2021-11-02 - 公布日： 2022-03-04 - 主分类号： H01L29/786 文献下载
摘要：本发明提出了一种基于反铁电栅介质与氧化物半导体沟道的FeFET及其制备方法，属于微纳电子学领域。该FeFET器件包括一绝缘衬底，绝缘衬底上是图形化的背栅电极层，背栅电极层上是反铁电栅介质材料层，反铁电栅介质层上是氧化物半导体材料层作为沟道，沟道上方的左右两侧分别是源和漏接触电极，背栅电极层和氧化物半导体材料层的功函数差为1eV～2eV之间，为反铁电栅介质材料层提供一内建电场，反铁电栅介质材料形成两种不同的存储状态。本发明利用反铁电栅介质替换传统铁电栅介质，且采用氧化物半导体沟道替换传统硅基沟道，从而提高存储器件的耐久特性。
基于反铁电栅介质氧化物半导体沟道 fefet 及其制备方法

[发明专利]一种巨介电薄膜晶体管-CN201910414063.4在审
发明人：兰林锋;陈卓;彭俊彪 -专利权人：华南理工大学
申请日： 2019-05-17 - 公布日： 2019-08-20 - 主分类号： H01L29/786 文献下载
摘要：一种巨介电薄膜晶体管，设置有栅极和半导体以及位于栅极和半导体层之间的栅绝缘层。所述栅绝缘层为采用巨介电材料作为栅绝缘层。巨介电材料处于陶瓷块状态时，在频率1kHz下相对介电常数大于10000，巨介电材料处于薄膜状态时，在1kHz下相对介电常数大于500。所述巨介电材料为非铁电陶瓷材料。与离子双电层作为TFT的栅绝缘层相比，本发明的巨介电薄膜晶体管具有频率响应好的优势，反相器频率响应大于500Hz，并且低耗电路，因此在显示器领域中具有良好的应用潜力。同时本发明的巨介电薄膜晶体管采用为非铁电材料制备而成，因此无迟滞现象。
巨介电材料介电薄膜栅绝缘层晶体管相对介电常数频率响应非铁电陶瓷材料半导体层薄膜状态应用潜力电材料反相器双电层陶瓷块状态时迟滞制备显示器半导体离子电路

[发明专利]具有铁电介质的二维材料双栅存算一体器件及制备方法-CN202010891911.3在审
发明人：刘洪刚;黄凯亮;赵妙;翟明龙;孙兵 -专利权人：中国科学院微电子研究所
申请日： 2020-08-28 - 公布日： 2020-12-04 - 主分类号： H01L29/78 文献下载
摘要：一种具有铁电背栅的二维材料双栅场效应器件，包括：绝缘衬底(100)，背部栅电极(200)，形成于绝缘衬底(100)上，铁电介质层(300)，形成于背部栅电极(200)上，以及，绝缘衬底(100)未被背部栅电极(200)覆盖的表面上，二维材料沟道(400)，形成于铁电介质层(300)上，漏电极(501)和源电极(502)，形成于铁电介质层(300)上，并且位于二维材料沟道(400)的两侧，顶部常规栅介质层(600)，形成于二维材料沟道(400)以及漏电极(501)、源电极(502)的表面上，顶部栅电极(700)，形成于顶部常规栅介质层(600)上。
具有电介质二维材料双栅存算一体器件制备方法

[发明专利]一种极化增强的铁电神经突触器件及其制备方法-CN202210692657.3在审
发明人：王天宇;孟佳琳;李庆轩;陈琳;孙清清;张卫 -专利权人：复旦大学
申请日： 2022-06-17 - 公布日： 2022-10-18 - 主分类号： H01L29/78 文献下载
摘要：本发明公开一种极化增强的铁电神经突触器件及其制备方法。该极化增强的铁电神经突触器件包括：衬底；二维铁电薄膜，形成在所述衬底上，作为沟道；源电极和漏电极，形成在所述二维铁电薄膜两侧；铁电栅介质层，其为铪基铁电薄膜，形成在上述器件上；栅电极，形成在所述铁电栅介质层上，且位于所述沟道上方；向栅电极施加正向电压，铪基铁电薄膜发生极化翻转，器件电阻变小，这时极化强度仅取决于铪基铁电薄膜；继续施加正向电压，铪基铁电薄膜和二维铁电薄膜均发生极化翻转，器件的电阻变为最小，极化强度变为最大
一种极化增强神经突触器件及其制备方法

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