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[发明专利]SONOS存储器栅极结构的制造方法-CN201710847308.3在审
发明人：邵国键;张可钢 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2017-09-19 - 公布日： 2018-03-23 - 主分类号： H01L27/11563 文献下载
摘要：本发明公开了一种SONOS存储器栅极结构的制造方法，包括步骤步骤一、依次形成ONO层、多晶硅栅和顶部氧化层；步骤二、光刻定义出栅极结构的形成区域依次对顶部氧化层和多晶硅栅进行刻蚀；步骤三、依次沉积第一侧墙氧化层和第二侧墙氮化层；步骤四、采用全面刻蚀工艺依次对第二侧墙氮化层、第一侧墙氧化层和ONO层进行刻蚀，自对准形成的侧墙结构和位于多晶硅栅和所述侧墙结构的底部的ONO层。
sonos 存储器栅极结构制造方法

[发明专利]一种金属栅电极的制造方法-CN201210429761.X有效
发明人：曾绍海 -专利权人：上海集成电路研发中心有限公司
申请日： 2012-11-01 - 公布日： 2017-04-19 - 主分类号： H01L21/28 文献下载
摘要：本发明公开了一种金属栅电极的制造方法，包括在衬底上形成多晶硅栅极，多晶硅栅极两侧的侧墙，以及源漏区；在以上步骤形成的结构表面形成薄氧化层及牺牲层，并回刻牺牲层及薄氧化层以露出多晶硅栅极的上表面，所述牺牲层的牺牲介质为有机化合物；沉积金属镍层，并进行第一次退火；以相同的腐蚀工艺同时去除未反应的金属镍层及牺牲层；进行第二次退火，形成全硅化物金属栅电极；以及去除薄氧化层。
一种金属电极制造方法

[发明专利]SONOS存储器的工艺方法-CN201610929271.4在审
发明人：许昭昭;钱文生;段文婷;胡君;刘冬华;石晶 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2016-10-31 - 公布日： 2017-02-15 - 主分类号： H01L27/11568 文献下载
摘要：本发明公开了一种SONOS存储器的工艺方法,包括第1步，在硅衬底上形成ONO介质层，淀积多晶硅并刻蚀形成栅极后退火；再在多晶硅栅极表面形成薄氧化层；第2步，淀积一层介质层并刻蚀，在多晶硅栅极两侧形成第一层侧墙；第3步，进行LDD注入，以及卤族离子注入；第4步，淀积介质层并刻蚀，在多晶硅栅极两侧再形成第二层侧墙；第5步，进行源区、漏区的注入，形成SONOS存储器。本发明通过在LDD和卤族离子注入之前介质层淀积工艺步骤，形成LDD和卤族离子注入之前的第一层侧墙，减小了漏、栅的重叠区域，漏端耦合到沟道中的电压减小，从漏端耦合到沟道中的电压被削弱，降低了沟道表面的电势
sonos 存储器工艺方法

[发明专利]一种沟槽栅IGBT器件-CN201611207993.5在审
发明人：张泉;唐龙谷;覃荣震;罗海辉;黄建伟 -专利权人：株洲中车时代电气股份有限公司
申请日： 2016-12-23 - 公布日： 2017-05-31 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种沟槽栅IGBT器件，包括从上到下依次设置的发射极层、N型漂移层、N型缓冲层、P+电极层，在所述N型漂移层中设置有与所述发射极层连接的P阱和浮空P阱，所述P阱两侧设置有多晶硅栅，在所述浮空P阱上与所述多晶硅栅层相邻的一侧设置有假栅，所述假栅用于将所述浮空P阱与所述多晶硅栅层分隔开。所述沟槽栅IGBT器件，通过在所述浮空P阱上与所述多晶硅栅层相邻的一侧设置假栅，将所述浮空P阱与所述多晶硅栅层分隔开，有效地减小了IGBT器件在开通过程中栅极电压过冲，从而降低了器件的开通损耗和EMI，
一种沟槽 igbt 器件

[发明专利]SGT器件及其制备方法-CN201910934044.4在审
发明人：罗志云;王飞;潘梦瑜 -专利权人：恒泰柯半导体（上海）有限公司
申请日： 2019-09-29 - 公布日： 2021-03-30 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种SGT器件及其制备方法，SGT器件包括：第一导电类型的衬底；第一导电类型的外延层，位于第一导电类型的衬底的上表面；沟槽，位于第一导电类型的外延层内；屏蔽栅介质层，覆盖沟槽的侧壁及底部；屏蔽栅极，位于沟槽内，且位于屏蔽栅介质层远离第一导电类型的外延层的表面；多晶硅栅极，位于沟槽内，且位于屏蔽栅极的上方；栅氧化层，位于沟槽的侧壁，且位于多晶硅栅极与第一导电类型的外延层之间；绝缘隔离层，位于沟槽内，且位于多晶硅栅极与屏蔽栅极之间；第二导电类型的注入区域，位于第一导电类型的外延层内，且位于沟槽的下方。
sgt 器件及其制备方法

[实用新型]SGT器件-CN201921682871.0有效
发明人：罗志云;王飞;潘梦瑜 -专利权人：恒泰柯半导体（上海）有限公司
申请日： 2019-09-29 - 公布日： 2020-04-24 - 主分类号： H01L29/06 文献下载
摘要：本实用新型提供一种SGT器件，SGT器件包括：第一导电类型的衬底；第一导电类型的外延层，位于第一导电类型的衬底的上表面；沟槽，位于第一导电类型的外延层内；屏蔽栅介质层，覆盖沟槽的侧壁及底部；屏蔽栅极，位于沟槽内，且位于屏蔽栅介质层远离第一导电类型的外延层的表面；多晶硅栅极，位于沟槽内，且位于屏蔽栅极的上方；栅氧化层，位于沟槽的侧壁，且位于多晶硅栅极与第一导电类型的外延层之间；绝缘隔离层，位于沟槽内，且位于多晶硅栅极与屏蔽栅极之间；第二导电类型的注入区域，位于第一导电类型的外延层内，且位于沟槽的下方。
sgt 器件

[发明专利]半导体器件的制造方法-CN202010385311.X有效
发明人：张剑;徐晓俊;熊伟;陈华伦 -专利权人：华虹半导体（无锡）有限公司
申请日： 2020-05-09 - 公布日： 2023-03-24 - 主分类号： H01L21/336 文献下载
摘要：本申请公开了一种半导体器件的制造方法，涉及半导体制造领域，该方法包括在衬底上沉积多晶硅层，衬底包括存储器件区域和逻辑器件区域，存储器件区域形成有闪存器件的栅极结构；通过光刻工艺定义出逻辑器件的N型掺杂区；根据N型掺杂区，对多晶硅层进行N型掺杂；沉积阻挡层，阻挡层用于保护多晶硅层；去除存储器件区域对应的阻挡层；去除闪存器件的栅极结构上方的多晶硅层、闪存器件结构以外的氧化物和氮化物；在多晶硅层形成逻辑器件的多晶硅栅；解决了闪存器件的制造过程中，存储区域外围电路区域中的多晶硅层容易被消耗，影响逻辑器件性能的问题；达到了提高逻辑器件中用于制作多晶硅栅的多晶硅层的稳定性的效果。
半导体器件制造方法

[发明专利]P型LDMOS中改善漏电的工艺方法-CN201210380594.4有效
发明人：遇寒;周正良;蔡莹 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2012-10-09 - 公布日： 2017-10-24 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种P型LDMOS中改善漏电的工艺方法，包括步骤1）在多晶硅栅极刻蚀形成后，在作为第二氧化层的牺牲氧化层表面和多晶硅栅极的周围淀积第一氧化层；2）干法刻蚀淀积的第一氧化层，形成多晶硅栅极侧墙；3）湿法刻蚀，去除牺牲氧化层；4）进行快速加热退火和快速热氧化，形成第三氧化层；5）进行源漏注入、侧墙工艺，完成P型LDMOS的制作。通过本发明栅极刻蚀后的工艺修复，可将漏电在原来基础之上降低至少一个数量级，而且没有对其他参数产生任何影响，即不会对器件的其他性能造成影响，适合PLDMOS应用。
ldmos 改善漏电工艺方法

[发明专利]平面栅超级结产品栅极版图结构-CN201210484655.1在审
发明人：王飞 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2012-11-23 - 公布日： 2014-06-04 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种平面栅超级结产品栅极版图结构，具有多个原包结构，每个原包结构包括：N型衬底上生长N型外延，N型外延上部形成P阱区，P阱区和N型外延上形成有栅极氧化膜，栅极氧化膜上形成有多晶硅栅极，多晶硅栅极上形成有金属硅化物；所述多晶硅栅极是彼此分离的两个多晶硅栅极，在P阱区之间N型外延上方形成一窗口，多晶硅栅极一侧边缘位于P阱区上方，另一侧边缘位于P阱区之间的N型外延上方。本发明通过减小多晶栅极和N外延的重叠面积能减小栅-漏电容，减小MOSFET管的开关时间，降低产品在交流应用时的损耗；去掉了在原包结构两个P阱区之间的栅极板的覆盖，使产品在开启工作时，降低了导电电流受栅极电压的影响
平面超级产品栅极版图结构

[发明专利]半导体器件-CN202310107387.X在审
发明人：张有志;陈泽勇;黄灿阳;陈运波 -专利权人：广州粤芯半导体技术有限公司
申请日： 2023-02-09 - 公布日： 2023-05-05 - 主分类号： H01L27/092 文献下载
摘要：本申请涉及半导体技术领域，公开了一种半导体器件，包括集成衬底，集成衬底上设有浅隔离层，浅隔离层将集成衬底划分为若干个N+衬底或P+衬底，在集成衬底上且对称于浅隔离层设有多晶硅栅，多晶硅栅与集成衬底间设有栅极氧化物，在集成衬底内且位于多晶硅栅的侧边对称设有源/漏区，集成衬底上设有用于组成接触孔蚀刻阻挡层的介电层，介电层包括氮化硅层和氮氧化硅层，氮化硅层和氮氧化硅层覆盖多晶硅栅、浅隔离层及源/漏区，其中，氮化硅层位于氮氧化硅层面向集成衬底的一侧并用于隔离多晶硅栅与氮氧化硅层
半导体器件

[发明专利]提高多晶硅栅制作工艺中对准性能的方法-CN200910195579.0有效
发明人：夏婷婷 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-09-11 - 公布日： 2011-04-20 - 主分类号： H01L21/28 文献下载
摘要：一种提高多晶硅栅制作工艺中对准性能的方法，包括：提供半导体衬底，所述的半导体衬底上具有零对准标记以及栅氧化层，用于制作多晶硅栅极的多晶硅层；在所述多晶硅层上形成掩膜图案，所述掩膜图案的开口与零对准标记对应；依次刻蚀所述多晶硅层、栅氧化层至零对准标记；去除所述掩膜图案；将所述半导体衬底的零对准标记与制作多晶硅栅的掩膜版上的对准标记进行对准。
提高多晶制作工艺对准性能方法

[发明专利]栅极的制造方法-CN201810234202.0有效
发明人：李镇全 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-03-21 - 公布日： 2021-02-02 - 主分类号： H01L21/8238 文献下载
摘要：本发明公开了一种栅极的制造方法，包括步骤：形成栅介质层和多晶硅栅；形成第一氮化层和第二氧化层叠加的硬质掩模层；光刻刻蚀形成栅极；在栅极的侧面形成氮化层侧墙；形成氮化层接触孔刻蚀停止层；形成氧化层层间膜；以接触孔刻蚀停止层为停止层进行氧化层的第一次化学机械研磨；进行氮化层刻蚀将各栅极的第二氧化层顶部的氮化层都去除；进行氧化层的刻蚀将栅极顶部的第二氧化层去除，层间膜的厚度同步减少；以多晶硅栅为停止层对高于多晶硅栅顶部表面的残余的氮化层和氧化层进行第二次化学机械研磨本发明能实现稳定控制栅极的高度并提高栅极高度的一致性，不需要光罩，成本低。
栅极制造方法

[发明专利]栅极结构及其制造方法及具此栅极结构的金氧半导体元件-CN02132006.3有效
发明人：陈佳麟;姚亮吉;陈世昌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2002-09-06 - 公布日： 2004-03-10 - 主分类号： H01L29/78 文献下载
摘要：本发明公开一种栅极结构及其制造方法及具此栅极结构的金氧半导体元件，该栅极结构包括：一作为底层的第一部分多晶硅层，一多晶硅层及一作为顶层的第二部分多晶硅层。该金氧半导体则包括一半导体基底；一栅极氧化层，形成于该半导体基底上；及一多层结构栅极，包括部分多晶硅底层、多晶硅中间层、及部分多晶硅顶层。上述的第一部分多晶硅及第二部分多晶硅层是于具有氢气的环境中对该半导体基底进行沉积形成的。本发明可制造出同时具有多晶硅的高栅极活性及部分多晶硅的表面平滑，且具有低多晶硅栅极空乏效应及高载子活性等优点的晶体管。
栅极结构及其制造方法半导体元件

[发明专利]具有多晶硅接触的自对准MOS结构-CN200810040290.7有效
发明人：邱慈云 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2008-07-02 - 公布日： 2010-01-06 - 主分类号： H01L21/8234 文献下载
摘要：所述方法包括为半导体衬底提供上覆介电层和形成多晶硅栅极层和上覆盖层。所述栅极层覆盖在所述介电层之上。所述方法还包括使所述多晶硅栅极层图案化，以形成栅极结构和局部互联结构。所述栅极结构和局部互联结构包括在它们之间限定的接触区域。所述栅极结构还包括所述上覆盖层。所述方法包括在所述栅极结构和局部互联结构上形成侧壁隔离物以及去除所述局部互联结构上的侧壁隔离物。所述方法还包括在所述接触区域上形成接触多晶硅并将掺杂剂杂质注入所述接触多晶硅中。所述方法将所述掺杂剂杂质从所述接触多晶硅扩散到所述衬底的接触区域中以形成扩散结区。所述方法选择性地去除覆盖在所述栅极结构上的盖层。所述方法然后形成覆盖在所述栅极结构以及所述接触多晶硅表面上的硅化物层，由此所述侧壁隔离物将所述栅极结构上的硅化物层与所述接触多晶硅上的硅化物层隔离。
具有多晶接触对准 mos 结构

[发明专利]一种沟槽式场效应晶体管及其制造方法-CN201611051510.7有效
发明人：李风浪;李舒歆 -专利权人：贵州芯长征科技有限公司
申请日： 2016-11-25 - 公布日： 2019-05-28 - 主分类号： H01L29/423 文献下载
摘要：本发明制造出的沟槽式场效应晶体管包括衬底、n‑外延层、p型体区、n+有源区、沟槽以及沟槽内的多晶硅栅极和栅氧化层，所述沟槽内还包含绝缘介质层，所述绝缘介质层将多晶硅栅极靠近沟槽底部一侧分割成分别靠近两侧p型体区的两部分，并且所述多晶硅栅极靠近沟槽底部一侧对应的沟槽底部与n‑外延层之间形成p型掺杂区。
一种沟槽场效应晶体管及其制造方法