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[发明专利]电性测试结构-CN202110436891.5有效
发明人：唐乃维;周正良 -专利权人：广州粤芯半导体技术有限公司
申请日： 2021-04-22 - 公布日： 2022-09-30 - 主分类号： H01L21/66 文献下载
摘要：本发明提供一种电性测试结构。所述电性测试结构具有设置在半导体基底上的多个密集区，密集区之间设有离子掺杂区，在密集区内，第一接触孔设置在多个半导体结构之间，每个所述离子掺杂区内形成有第二接触孔，第一接触孔通过横跨在所述半导体结构上的导电结构与临近的第二接触孔电连接，并且还与相对较远的另一第二接触孔通过离子掺杂区连接，所形成的串联电路将多个密集区的第一接触孔串连起来。通过测量串联电路的总电阻可以检测第一接触孔和第二接触孔的电性能情况，进而可以监控生产过程中的制程变化，而且利用所述电性测试结构可以估算在狭窄区域中形成的第一接触孔的电性能。
测试结构

[发明专利]锗硅异质结双极型三极管器件的制造方法-CN201910098265.2有效
发明人： 周正良 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-01-31 - 公布日： 2022-06-21 - 主分类号： H01L21/331 文献下载
摘要：本发明公开了一种锗硅异质结双极型三极管器件的制造方法，采用非选择性的低温锗硅外延生长，经过牺牲发射极多晶硅的淀积和刻蚀，外侧墙的干法刻蚀、湿法刻蚀和清洗，用选择性外延方法，形成抬高的外基区和外侧墙，再回刻牺牲发射极多晶硅，清洗后淀积发射极多晶硅并干法刻蚀，最终形成发射极多晶硅和基区多晶硅由侧墙隔离的自对准器件；与现有技术相比，由于采用了一次侧墙，这样就能形成较小的侧墙，可有效地降低基极串联电阻，以提升器件的最高振荡频率。
锗硅异质结双极型三极管器件制造方法

[发明专利]自对准锗硅HBT器件监控本征基区掺杂的结构及工艺方法-CN201810696072.2有效
发明人： 周正良 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2018-06-29 - 公布日： 2022-05-20 - 主分类号： H01L29/778 文献下载
摘要：本发明公开了一种自对准锗硅HBT器件监控本征基区(发射区扩散后的锗硅基区)掺杂的测试结构，所述测试结构在长度方向上由两部分电阻串联而成：一部分由外基区高掺杂锗硅区电阻和未掺杂的锗硅外延区link电阻串联而成，另一部分为发射区扩散到基区后的pinch电阻；在宽度方向上也由两部分组成：在两侧有未掺杂的锗硅外延区link电阻，中间为所述串联电阻；这两个电阻并联。本发明可有效监控自对准锗硅HBT器件中本征基区的掺杂浓度，在研发过程中可以比较不同锗硅工艺菜单的P型浓度，以及发射极掺杂和热开销的影响，并和HBT器件的电测试结果比较来验证实验是否符合设计要求；在量产过程中，可以监控锗硅外延及发射极掺杂和热开销的工艺稳定性。
对准 hbt 器件监控征基区掺杂结构工艺方法

[实用新型]一种搭线夹-CN202122005516.3有效
发明人：张杰;刘丽亚;周正良;罗宵 -专利权人：深圳市瀚邦为电子材料有限公司
申请日： 2021-08-24 - 公布日： 2022-03-15 - 主分类号： H01R11/14 文献下载
摘要：本申请提供了一种搭线夹，涉及输电线技术领域，包括：夹持结构和压板，所述夹持结构设置在安装板上，用于夹持输电线，用电线竖向夹持在所述压板和所述安装板之间。用电线竖向固定在搭线夹上，用电线的重量不会导致搭线夹的偏转，单人即可完成搭线操作，节省人力，防止多人配合不佳导致安全事故的发生，具有较高的实用价值。
一种搭线

[发明专利]自对准锗硅HBT器件监控锗硅基区掺杂的结构及工艺方法-CN201810696855.0有效
发明人： 周正良 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2018-06-29 - 公布日： 2022-03-08 - 主分类号： H01L21/331 文献下载
摘要：本发明公开了一种自对准锗硅HBT器件监控发射区扩散后锗硅基区掺杂的测试结构，包含：一矩形有源区，以及位于有源区之外、将有源区层层包围的矩形的回刻保护区、基区多晶硅、牺牲发射极窗口以及金属硅化物阻挡层；在有源区的长度方向上，从里向外依次为牺牲发射极窗口、金属硅化物阻挡层、回刻保护区以及基区多晶硅的边界；在有源区的宽度方向上，从里向外依次为回刻保护区、基区多晶硅、牺牲发射极窗口以及金属硅化物阻挡层的边界。本发明可在硅片电测试阶段有效监控自对准锗硅HBT器件中外延层的P型掺杂浓度，在研发过程中可以比较不同菜单的P型浓度，可在量产过程中监控锗硅外延的工艺稳定性。本发明所述的工艺方法与原工艺兼容，简单易于实施。
对准 hbt 器件监控锗硅基区掺杂结构工艺方法

[发明专利]采用非选择性外延的自对准锗硅HBT器件的制造方法-CN201910098259.7有效
发明人： 周正良 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-01-31 - 公布日： 2022-03-08 - 主分类号： H01L21/331 文献下载
摘要：本发明公开了一种采用非选择性外延的自对准锗硅HBT器件的制造方法，其中低温锗硅选择性外延，可以在很大的范围内形成所需的锗浓度，掺杂硼百分比和碳浓度，而选择性外延，由于不同的掺杂比会影响外延生长的选择性，这样在器件研发时多次实验才能得到所需的杂质分布，对研发进度造成压力。同时，本发明的方法在外基区采用非选择性外延，淀积层可以是单晶或多晶，工艺复杂度较低，器件性能优越。
采用选择性外延对准 hbt 器件制造方法

[发明专利]自对准锗硅HBT器件的制造方法-CN201910098256.3有效
发明人： 周正良 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-01-31 - 公布日： 2022-03-08 - 主分类号： H01L29/161 文献下载
摘要：本发明公开了一种自对准锗硅HBT器件的制造方法，本发明采用非选择性的低温锗硅外延生长，经过多次介质层淀积和回刻，形成抬高的外基区多晶硅侧墙，最终形成发射极多晶硅和基区多晶硅由侧墙隔离的自对准器件；和现有技术相比，用非选择性外延淀积在发射极窗口，回刻去除顶层多晶硅及降低侧面锗硅厚度，再形成内侧墙的工艺方法，这样就省去了使用选择性外延这步相对芯片制造厂较特殊的工艺，更适合量产。
对准 hbt 器件制造方法

[发明专利]漏电测试结构及漏电测试方法-CN202110731413.7有效
发明人：陈泽勇;周正良 -专利权人：广州粤芯半导体技术有限公司
申请日： 2021-06-30 - 公布日： 2021-10-12 - 主分类号： H01L23/544 文献下载
摘要：本发明提供一种漏电测试结构及漏电测试方法，所述漏电测试结构包括衬底，所述衬底内形成有第一阱区和第二阱区；所述漏电测试结构还包括形成于所述第二阱区和所述第一阱区之间的第一浅沟槽隔离结构、形成于所述第一阱区内的第一源漏区、形成于所述第二阱区内的多个第二源漏区以及形成于所述衬底上的测试栅极。在漏电测试方法中，使多个所述漏电测试结构的设计尺寸不同，并对每个所述漏电测试结构进行测试，可以得到每个所述漏电测试结构中的漏电流，并根据每个所述漏电测试结构中的漏电流得到所述设计尺寸与所述漏电测试结构中的漏电流的对应关系，进而可反映出因半导体器件的内部设计而导致的寄生漏电等问题。
漏电测试结构方法

[发明专利]电性测试结构-CN202110957580.3在审
发明人：唐乃维;周正良;刘翔 -专利权人：广州粤芯半导体技术有限公司
申请日： 2021-08-20 - 公布日： 2021-09-17 - 主分类号： H01L21/66 文献下载
摘要：本发明提供的电性测试结构中，第二离子掺杂区位于阵列分布的多个第一离子掺杂区的外围，第一和第二离子掺杂区之间形成PN结，多个第一接触孔分别设置于各个第一离子掺杂区，多个第二接触孔设置于第二离子掺杂区，多条第一导电线分别与对应的一列第一接触孔电性连接，第二导电线与各条第一导电线的一端连接，使得多个第一接触孔之间并联，第三导电线与多个第二接触孔电性连接，其中，通过在第二导电线和第三导电线之间施加针对PN结的反向电压并获得电流测试结果以判断第一接触孔和第二接触孔的可靠性。所述电性测试结构的电流测试结果可以反应接触孔的漏电状况，利用所述电性测试结构可以方便、有效地监控多个接触孔的漏电状况。
测试结构

[发明专利]采用非选择性外延的自对准锗硅HBT器件的工艺方法-CN201810024872.X有效
发明人： 周正良 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2018-01-11 - 公布日： 2021-06-08 - 主分类号： H01L21/331 文献下载
摘要：本发明公开了一种采用非选择性外延的自对准锗硅HBT器件的工艺方法，在形成集电极后，淀积第一层SiO2层，非选择性生长锗硅外延层；淀积SiO2/多晶硅/SiO2叠层；光刻和干法刻蚀所述SiO2/多晶硅/SiO2叠层；淀积第四层SiO2层，回刻形成侧墙；在有源区选择性生长单晶或多晶硅层，再淀积第五层SiO2层；淀积平坦化的有机介质层；多晶硅顶端的有机介质层和第五层SiO2层去除；将发射极窗口打开；回刻形成内侧墙；在发射极窗口内淀积重掺杂砷多晶硅，然后刻蚀发射极和基极多晶硅形成发射极和基极。本发明能够很简单地和现有的CMOS工艺集成，容易形成适合大规模量产的工艺流程。
采用选择性外延对准 hbt 器件工艺方法

[发明专利]半导体器件的制造方法-CN202011643726.9在审
发明人：黄康荣;宁润涛;周正良;庞宏民 -专利权人：广州粤芯半导体技术有限公司
申请日： 2020-12-31 - 公布日： 2021-05-14 - 主分类号： H01L21/336 文献下载
摘要：本发明提供了一种半导体器件的制造方法，包括提供衬底，所述衬底上形成有第一导电类型外延层，所述第一导电类型外延层中形成有沟槽，所述第一导电类型外延层上形成有硬掩模层；进行第一离子注入工艺，在所述沟槽下方的第一导电类型外延层内形成第二导电类型离子注入层；进行热退火工艺，以激活所述第一离子注入工艺中注入的离子。本发明在沟槽底部的第一导电类型外延层中形成第二导电类型离子注入层并进行退火工艺，降低了沟槽底部的电场强度，提高了沟槽底部的击穿电压，以便在此基础上通过提高所述第一导电类型外延层的掺杂浓度或减薄所述第一导电类型外延层的厚度来减小所述半导体器件的导通电阻。
半导体器件制造方法

[发明专利]半导体器件的制造方法-CN202011394176.1在审
发明人：张旭志;周正良 -专利权人：广州粤芯半导体技术有限公司
申请日： 2020-12-01 - 公布日： 2021-03-09 - 主分类号： H01L21/768 文献下载
摘要：本发明提供了一种半导体器件的制造方法，包括提供半导体结构，所述半导体结构包括介质层和金属层，所述金属层形成于所述介质层的部分表面；在所述介质层和所述金属层上形成氧化层；在所述氧化层上形成钝化层；对所述半导体结构进行合金工艺。本发明提供的所述半导体器件的制造方法通过调整半导体结构的工艺流程，将合金工艺设置在钝化层的沉积工艺之后，减少所述半导体结构中的金属层在后续的刻蚀或其他工艺中因温度过高、内部应力过大而产生的表面凸起，从而提高产品良率。
半导体器件制造方法

[实用新型]金属卷材表面覆膜放料辊吊装更换装置-CN201922275078.5有效
发明人： 周正良 -专利权人：包钢钢业（合肥）有限公司
申请日： 2019-12-17 - 公布日： 2020-11-27 - 主分类号： B66C1/10 文献下载
摘要：本实用新型提供了金属卷材表面覆膜放料辊吊装更换装置，所述装置包括：支架、放料辊、吊装装置；放料辊两端开设限位环形槽；吊装装置包括：横梁、锁链、吊环；放料辊的两端放置在吊环内，吊环容纳在环形槽内；支架包括固定在金属卷材收料设备两侧的支撑架，支撑架内壁设置有挡板和限位块；限位块靠近挡板一侧设置有上端开口环形的插块。本实用新型采用环形槽限制吊环的轴向位置，为吊环下降到挡板与插块之间提供定位；且利用插块插入吊环与放料辊之间，直至插块与挡板抵触，使得放料辊在滚动时不再与吊环接触，避免了放料辊的磨损和摩擦撞击产生的噪声。
金属卷材表面覆膜放料辊吊装更换装置

[发明专利]采用非选择性外延的自对准锗硅HBT器件的制造方法-CN201810024860.7有效
发明人： 周正良 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2018-01-11 - 公布日： 2020-11-24 - 主分类号： H01L21/331 文献下载
摘要：本发明公开了一种采用非选择性外延的自对准锗硅HBT器件的制造方法，淀积第一层SiO2层，打开锗硅单晶外延窗口，非选择性生长锗硅外延层；在所述锗硅外延层上端，依次淀积第二层SiO2层、多晶硅层；光刻和干法刻蚀所述SiO2/多晶硅叠层；进行第一次外基区离子注入；淀积第三层SiO2层，回刻形成侧墙，进行第二次外基区离子注入；淀积第四层SiO2层；在所述第四层SiO2层的上端，淀积平坦化的有机介质层；用回刻方法将多晶硅顶端的有机介质层和二氧化硅层去除；干法刻蚀多晶硅，干刻将发射极窗口打开；回刻形成内侧墙；形成发射极和基极。本发明能够很简单地和现有的CMOS工艺集成，容易形成适合大规模量产的工艺流程。
采用选择性外延对准 hbt 器件制造方法

[实用新型]铝基合金的洗衣机背部导线防护壳-CN201922275030.4有效
发明人： 周正良 -专利权人：包钢钢业（合肥）有限公司
申请日： 2019-12-17 - 公布日： 2020-09-29 - 主分类号： D06F39/12 文献下载
摘要：本实用新型公开了铝基合金的洗衣机背部导线防护壳，包括第一壳体、第一填充体、第二壳体和第二填充体，第一填充体填充在第一壳体内，所述第二填充体填充在第二壳体内，所述第一壳体与第二壳体拼合形成防护壳，所述第一壳体与第二壳体均为一个侧面开口的盒状结构，且所述第一壳体与第二壳体的开口面为拼合面，所述第一壳体与第二壳体的背面均设有插条。本实用新型将从洗衣机背板中引出的导线夹持固定，并从防护壳的底部引出，第一填充体与第二填充体对导线形成保护能避免缓冲块变形开裂露出内部的导线，提高安全性，且这种结构不可随时拆卸，使用起来更加方便快捷，同时可以延长调整外部导线长度，解决导线长度不可调节的问题。
合金洗衣机背部导线防护

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