[发明专利]半导体装置在审

申请号：	201810767250.6	申请日：	2018-07-13
公开（公告）号：	CN110190053A	公开（公告）日：	2019-08-30
发明（设计）人：	下条亮平	申请（专利权）人：	株式会社东芝;东芝电子元件及存储装置株式会社
主分类号：	H01L27/07	分类号：	H01L27/07;H01L27/02
代理公司：	永新专利商标代理有限公司 72002	代理人：	房永峰
地址：	日本***	国省代码：	日本;JP
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摘要：	本发明的半导体装置具备：第一电极；第一导电型的第一半导体区域；第二导电型的第二半导体区域；第二导电型的第三半导体区域；第一导电型的第四半导体区域；栅极电极；第一导电型的第五半导体区域；第二导电型的第六半导体区域；第二导电型的第七半导体区域；第二导电型的第八半导体区域；第二电极。第一半导体区域具有：第一部分、第二部分、第三部分。第二半导体区域设于第一部分的下方。第三半导体区域设于第一部分的上方。第四半导体区域设于第三半导体区域的上方。第五半导体区域设于第二部分的下方。第六半导体区域设于第二部分的上方。第七半导体区域设于第三部分的上方。第八半导体区域的第二区域的下端位于第一区域的下端的上方。
搜索关键词：	半导体区域导电型半导体装置第二电极第二区域第一电极第一区域栅极电极下端
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【主权项】：

1.一种半导体装置，具备：第一电极；第一导电型的第一半导体区域，设于上述第一电极的上方，上述第一半导体区域具有第一部分、第二部分、以及在第一方向上位于上述第一部分与上述第二部分之间的第三部分；第二导电型的第二半导体区域，设于上述第一电极与上述第一部分之间；第二导电型的第三半导体区域，设于上述第一部分的上方，从上述第二半导体区域朝向上述第三半导体区域的第二方向垂直于上述第一方向；第一导电型的第四半导体区域，设于上述第三半导体区域的上方；栅极电极，在上述第一方向上，隔着栅极绝缘层而与上述第一半导体区域的一部分、上述第三半导体区域、以及上述第四半导体区域的至少一部分对置；第一导电型的第五半导体区域，设于上述第一电极与上述第二部分之间；第二导电型的第六半导体区域，设于上述第二部分的上方；第二导电型的第七半导体区域，设于上述第三部分的上方；第二导电型的第八半导体区域，包围上述第三半导体区域、上述第六半导体区域以及上述第七半导体区域，上述第八半导体区域具有：第一区域，上述第一区域的一部分在垂直于上述第一方向以及上述第二方向的第三方向上与上述第三半导体区域并排；以及第二区域，上述第二区域的一部分在上述第三方向上与上述第七半导体区域并排，上述第二区域的下端位于比上述第一区域的下端更上方的位置；以及第二电极，设于上述第四半导体区域、上述第六半导体区域、上述第七半导体区域以及上述第八半导体区域的上方，上述第二电极与上述第四半导体区域、上述第六半导体区域、上述第七半导体区域以及上述第八半导体区域电连接。

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摘要：本实用新型公开了一种双叠层MOS‑HEMT，包括从下至上依次层叠设置的衬底、缓冲层以及GaN层，所述GaN层的上表面从左到右有依次设置有第一n型重参杂氮化镓层、AlGaN层、第二n型重参杂氮化镓层，所述第一n型重参杂氮化镓层的上表面设置有源极，所述第二n型重参杂氮化镓层的上表面设置有漏极，所述AlGaN层的上表面从下至上依次层叠设置有介电层和绝缘层，所述绝缘层上设有栅极，所述栅极贯穿绝缘层，并延伸至所述介电层，所述介电层为High‑k材料。本实用新型通过绝缘层防止穿隧电流，并搭配high k材料制成的介电层可以更促进组件特性减少衬底漏电流，从而减少组件功率散逸，提高组件的稳定性。

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摘要：本发明属于半导体功率器件技术领域，具体涉及到一种高速的沟槽MOS器件及其制造方法，本发明将肖特基二极管结构集成在每一个沟槽MOSFET单胞的沟槽中，在MOSFET单胞沟槽的底部形成肖特基接触，从而有效的节约硅表面面积，降低芯片成本。本发明制造工艺简单，成本低，结构新颖，产品性能高及可靠性高，并能有效抑制沟槽MOSFET器件反向恢复的尖峰电压和尖峰电流。

电路和电子设备-201821101847.9
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申请日： 2018-07-12 - 公布日： 2019-04-02 - 主分类号： H01L27/07
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过压保护部件-201910023468.5
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摘要：本发明涉及用于衬底电位稳定化的具有无源电网络的双向开关。一种器件包括半导体本体，该半导体本体具有有源区和在有源区下方的衬底区。双向开关形成在半导体本体中，该双向开关具有被配置成阻断跨两个极性的电压的第一和第二栅极结构以及与导电沟道欧姆接触的第一和第二输入‑输出端子。第一和第二开关器件被配置成将衬底区分别电连接到所述第一和第二输入‑输出端子。无源电网络包括连接在第二开关器件的控制端子和第一输入‑输出端子之间的第一电容和连接在第一开关器件的控制端子和第二输入‑输出端子之间的第二电容。无源电网络被配置成在不同的电压状况下将衬底区暂时电连接到第一和第二输入‑输出端子。

双模晶体管-201480065013.5
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申请日： 2014-11-13 - 公布日： 2019-03-05 - 主分类号： H01L27/07
摘要：一种方法包括：使第一栅极电压偏置以使得单极电流能够根据场效应晶体管(FET)型操作从晶体管的第一区域流向晶体管的第二区域。该方法还包括使体端子偏置以使得双极电流能够根据双极结型晶体管(BJT)型操作从第一区域流向第二区域。单极电流与双极电流并发地流动以在互补金属氧化物半导体(CMOS)技术中提供双模数字和模拟器件。

集成齐纳二极管的场效应晶体管-201610071920.1
发明人：秀明土子 -专利权人：万国半导体股份有限公司
申请日： 2016-02-02 - 公布日： 2019-02-05 - 主分类号： H01L27/07
摘要：本发明涉及一种集成齐纳二极管的场效应晶体管。在相同的P‑型半导体衬底中通过多个掺杂区整体制成一个或多个齐纳二极管和一个场效应晶体管，被穿通阻挡区隔开，具有与一个或多个齐纳二极管串联的漏极。N‑型区形成在一个或多个齐纳二极管下方。

一种双叠层MOS-HEMT-201811022447.3
发明人：郭建廷;李方红;常嘉兴 -专利权人：深圳市科创数字显示技术有限公司
申请日： 2018-09-03 - 公布日： 2019-01-11 - 主分类号： H01L27/07
摘要：本发明公开了一种双叠层MOS‑HEMT，包括从下至上依次层叠设置的衬底、缓冲层以及GaN层，所述GaN层的上表面从左到右有依次设置有第一n型重参杂氮化镓层、AlGaN层、第二n型重参杂氮化镓层，所述第一n型重参杂氮化镓层的上表面设置有源极，所述第二n型重参杂氮化镓层的上表面设置有漏极，所述AlGaN层的上表面从下至上依次层叠设置有介电层和绝缘层，所述绝缘层上设有栅极，所述栅极贯穿绝缘层，并延伸至所述介电层，所述介电层为High‑k材料。本发明通过绝缘层防止穿隧电流，并搭配high k材料制成的介电层可以更促进组件特性减少衬底漏电流，从而减少组件功率散逸，提高组件的稳定性。

一种集成SBD的SiC UMOSFET的结构及制备方法-201810886286.6
发明人：申占伟;张峰;闫果果;温正欣;刘兴昉;赵万顺;王雷;孙国胜;曾一平 -专利权人：中国科学院半导体研究所
申请日： 2018-08-06 - 公布日： 2018-12-21 - 主分类号： H01L27/07
摘要：本发明提供了一种集成肖特基二极管(SBD)的碳化硅沟槽栅型金属氧化物‑半导体场效应晶体管(SiC UMOSFET)的结构及制备方法，其特征在于，在n型电流传输层(40)上通过注入形成p+型埋层(50)，并继续外延形成n型电流传输层(40)，使得p+型埋层(50)浮空，p+型埋层(50)能在阻断模式下有效降低栅槽氧化物中的电场以及肖特基接触位置的电场，使得该集成SBD的SiC UMOSFET具有较高的阻断能力，大大提高器件的高温、高场可靠性。同时，调整主沟槽(80)、主沟槽(80’)与p+型埋层(50)和n型电流传输层(40)的相对位置，使得MOSFET在第一象限工作时，MOSFET导通特性并未发生明显退化；在第三象限工作时，有效抑制MOSFET体内寄生pn二极管的导通，为肖特基二极管导电模式。集成SBD的SiC UMOSFET相比于分立的SBD和MOSFET器件，具有较低的总芯片面积。

半导体装置及半导体装置的制造方法-201810373333.7
发明人：中村浩之;曾根田真也 -专利权人：三菱电机株式会社
申请日： 2018-04-24 - 公布日： 2018-11-02 - 主分类号： H01L27/07
摘要：目的在于提供能够降低恢复电流的技术。半导体装置具有半导体衬底，半导体衬底具有第1主面以及第2主面，该半导体衬底被规定出配置有续流二极管的第1区域、配置有IGBT的第2区域、和在俯视观察时将第1区域以及第2区域包围的耐压保持区域。半导体衬底具有：阳极层，其配置于第1区域的第1主面，呈第1导电型；扩散层，其与阳极层相邻地配置于耐压保持区域的第1主面，呈第1导电型。与阳极层和扩散层之间的边界相比在阳极层侧的第1主面配置有第1沟槽。

共源共栅电路-201510384844.5
发明人： F.希尔勒;A.毛德 -专利权人：英飞凌科技奥地利有限公司
申请日： 2015-06-30 - 公布日： 2018-08-21 - 主分类号： H01L27/07
摘要：本发明涉及一种共源共栅电路。一种电子电路包括第一半导体器件和第二半导体器件。第一半导体器件包括负载路径和具有分压器抽头的内部分压器。第二半导体器件包括负载路径和控制节点。第一半导体器件和第二半导体器件使其负载路径串联连接。第一半导体器件的分压器抽头耦合到第二半导体器件的控制节点。

一种高耐压PNP型防反灌功率驱动器及其制造方法-201611079421.3
发明人：汪义;曾蕴浩;王炜 -专利权人：上海岭芯微电子有限公司
申请日： 2016-11-30 - 公布日： 2018-06-05 - 主分类号： H01L27/07
摘要：本发明涉及一种高耐压PNP型防反灌功率驱动器及其制造方法，该功率驱动器包括PNP管和上拉电阻，所述的上拉电阻的一端连接至所述PNP管的发射极且另一端连接至所述PNP管的基极，用以实现所述基极的电位上拉，所述的PNP管发射极为功率驱动器的输入端，所述的功率驱动器还包括一个防反灌二极管，防反灌二极管阳极连接所述的PNP管的集电极，防反灌二极管阴极为功率驱动器的输出端。与现有技术相比，本发明具功率驱动器结构简单、制造工艺简便、性能好、成本低。

一种肖特基势垒接触的沟槽型超势垒整流器及其制造方法-201710101799.7
发明人：陈文锁;张培健;钟怡;刘建;陆泽灼 -专利权人：重庆中科渝芯电子有限公司
申请日： 2017-02-24 - 公布日： 2018-04-20 - 主分类号： H01L27/07
摘要：本发明公开了一种肖特基势垒接触的沟槽型超势垒整流器及其制造方法；所述肖特基势垒接触的沟槽型超势垒整流器包括上电极层、重掺杂第一导电类型衬底层、轻掺杂第一导电类型外延层、第二导电类型体区、第二导电类型埋层、栅介质层、栅电极层、肖特基势垒接触区和下电极层。所述肖特基势垒接触的沟槽型超势垒整流器属于超势垒整流器类型，其可调节的肖特基势垒接触区可以采用常规肖特基势垒的制造工艺形成，能够依据具体应用条件方便的调节反向漏电水平和正向导通能力之间的匹配关系。从而该肖特基势垒接触的沟槽型超势垒整流器具有制造工艺简单和方便应用的优点。

包括MOS晶体管的集成电路及其制造方法-201710109434.9
发明人： G·C·里贝斯;B·杜蒙特;F·亚瑙德 -专利权人：意法半导体（克洛尔2）公司
申请日： 2017-02-27 - 公布日： 2018-04-03 - 主分类号： H01L27/07
摘要：本申请涉及包括MOS晶体管的集成电路及其制造方法。一种包括FDSOI型MOS晶体管的集成电路包括形成在位于绝缘层上的半导体层的内部和顶部上的至少一个第一类型的逻辑MOS晶体管、至少一个第二类型的逻辑MOS晶体管以及至少一个该第一类型的模拟MOS晶体管，其中，这些逻辑晶体管的栅叠层依次包括栅极绝缘体层、第一氮化钛层、镧层和第二氮化钛层；并且该模拟晶体管的栅叠层包括除了该第一氮化钛层以外与这些逻辑晶体管的该栅叠层相同的层。一种制造这种器件的方法。

一种P层集成二极管半导体场效应晶体管器件结构-201720464756.0
发明人：任留涛 -专利权人：上海超致半导体科技有限公司
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摘要：本发明涉及一种集成肖特基结的超结MOSFET结构及其制备方法，其利用第二导电类型第一柱、第二导电类型第二柱与第一导电类型漂移层能形成所需的超结结构，源极金属通过第一欧姆接触孔与第二导电类型第一体区以及位于所述第二导电类型第一体区内的第一导电类型体区欧姆接触，源极金属通过第二欧姆接触孔与第二导电类型第二体区以及位于所述第二导电类型第二体区内的第一导电类型体区欧姆接触，源极金属通过肖特基接触孔与第一导电类型漂移层形成肖特基结，从而实现在超结MOSFET结构内实现肖特基结的集成，在降低导通的同时，能进一步提高超结MOSFET器件的开关速度以及反向恢复速度。

集成肖特基二极管的SiCJFET器件-201720062943.6
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一种肖特基势垒接触的沟槽型超势垒整流器-201720168934.5
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发明人：王博 -专利权人：京东方科技集团股份有限公司
申请日： 2014-10-30 - 公布日： 2017-09-22 - 主分类号： H01L27/07
摘要：本发明实施例提供一种晶体管、驱动电路及其驱动方法、显示装置，涉及显示技术领域，可实现无需增大晶体管尺寸即可提高晶体管输出电流的大小。该晶体管包括P型半导体衬底，位于第一区域上的基极，基极由正电荷掺杂的P型离子层构成；位于第二区域上的源极与漏极，源极与漏极分别由负电荷掺杂的第一N型离子层与负电荷掺杂的第二N型离子层构成；第一N型离子层、第二N型离子层、P型离子层的掺杂浓度均大于P型半导体衬底的掺杂浓度；还包括通过栅绝缘层与所述源极、漏极相互绝缘的栅极；其中，源极同时作为发射极，漏极同时作为集电极。用于晶体管及包括该晶体管的驱动电路的制备。

一种集成肖特基的MOSFET-201710021156.1
发明人：李风浪 -专利权人：东莞市联洲知识产权运营管理有限公司
申请日： 2017-01-11 - 公布日： 2017-06-23 - 主分类号： H01L27/07
摘要：本发明涉及功率半导体领域，特别涉及一种集成肖特基的MOSFET，包括MOSFET区域以及两个MOSFET区域之间的肖特基区域，所述肖特基区域的N型漂移区上表面中形成两个不连续的第二沟槽，所述两个第二沟槽内、所述第二沟槽上以及两个第二沟槽之间沉积阳极金属，所述阳极金属与所述MOSFET区域的源电极电性连接，所述第二沟槽与其相邻的MOSFET区域的P型掺杂区接触，并且所述第二沟槽深度不大于所述MOSFET区域的P型掺杂区的深度，本发明减小了被集成的肖特基二极管的反向漏电流及其所占芯片的面积。

集成肖特基二极管的SiCJFET器件及其制作方法-201710038085.6
发明人：倪炜江 -专利权人：北京世纪金光半导体有限公司
申请日： 2017-01-19 - 公布日： 2017-05-31 - 主分类号： H01L27/07
摘要：本发明公开了集成肖特基二极管的SiC JFET(结型场效应晶体管)器件，其有源区的原胞结构从下至上依次为漏极、SiC衬底、buffer层、n‑漂移层、左右对称设置的两个p+阱层、n沟道层、n沟道层两侧左右对称设置的两个p+区、从左至右依次对称设置的p+区，n++区，p+区，p+区，n++区和p+区、从左至右依次对称设置的源极，栅极，肖特基接触，栅极和源极；源极设置在的原胞结构左右两侧相邻的p+区和n++区上方，栅极设置在原胞结构左右两侧的中部p+区上方，肖特基接触设置在有源区中原胞结构的部分中部n区上方，在原胞结构中其他部分n区上方无肖特基接触。本申请提出了集LJFET与VJFET于一体的，并且集成了肖特基二极管的SiC JFET器件，并提供了制作方法。

高速的沟槽MOS器件-201621159323.6
发明人：徐吉程;袁力鹏;范玮 -专利权人：西安后羿半导体科技有限公司
申请日： 2016-11-01 - 公布日： 2017-04-26 - 主分类号： H01L27/07
摘要：本实用新型属于半导体功率器件技术领域，具体提供了一种高速的沟槽MOS器件，其将肖特基二极管结构集成在每一个沟槽MOSFET单胞的沟槽中，在MOSFET单胞沟槽的底部形成肖特基接触，从而有效的节约硅表面面积，降低芯片成本。本实用新型制造工艺简单，成本低，结构新颖，产品性能高和可靠性高，并能有效抑制沟槽MOSFET器件反向恢复的尖峰电压和尖峰电流。

半导体器件-201610741795.0
发明人：嘉屋旨哲;中原宁 -专利权人：瑞萨电子株式会社
申请日： 2016-08-26 - 公布日： 2017-03-08 - 主分类号： H01L27/07
摘要：本发明涉及半导体器件。实现了半导体器件的性能的提高。该半导体器件包括耦合晶体管，该耦合晶体管由p沟道MOSFET制成且形成在由p型半导体制成的基底上方的n‑型半导体区域中。耦合晶体管具有作为p型半导体区域的resurf层，并且将低压电路区域耦合到高压电路区域，比供应给低压电路区域的电源电势高的电源电势供应给高压电路区域。半导体器件具有p型半导体区域，该p型半导体区域在平面图中形成在n‑型半导体区域围绕耦合晶体管的部分中。

一种整流器-201620201355.1
发明人：陈文锁;张培健;钟怡;王林凡 -专利权人：重庆中科渝芯电子有限公司;中国电子科技集团公司第二十四研究所
申请日： 2016-03-16 - 公布日： 2016-09-14 - 主分类号： H01L27/07
摘要：本实用新型公开了一种整流器；所述整流器包括重掺杂第一导电类型衬底层、轻掺杂第一导电类型外延层、第二导电类型保护环区、第二导电类型体区、第一导电类型增强层、场介质层、栅介质层、栅电极层、上电极金属层和下电极金属层；所述整流器属于超势垒整流器类型，其采用只增加一次离子注入方式形成的增强层能够对MOS沟道区和位于体区间的类似JFET区进行杂质浓度调节，从而该整流器具有制造工艺简单和超低VF的优点。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]半导体装置在审

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