[发明专利]制作半导体结构的方法在审

申请号：	201810072028.4	申请日：	2018-01-25
公开（公告）号：	CN110085591A	公开（公告）日：	2019-08-02
发明（设计）人：	林冠君;黄信富;陈威志	申请（专利权）人：	联华电子股份有限公司;福建省晋华集成电路有限公司
主分类号：	H01L27/11517	分类号：	H01L27/11517;H01L27/11563
代理公司：	北京市柳沈律师事务所 11105	代理人：	陈小雯
地址：	中国台***	国省代码：	中国台湾;71
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摘要：	本发明公开一种制作半导体结构的方法，包含：提供一基底；在该基底上形成一位线，其中该位线包含一钨金属层及一上盖层，该上盖层位于该钨金属层上；以及进行一低温物理气相沉积制作工艺，沉积一氮化硅间隙壁层覆盖该位线与该基底，其中该氮化硅间隙壁层直接接触该钨金属层。其中该低温物理气相沉积制作工艺是在200～400℃下进行。
搜索关键词：	钨金属层基底位线氮化硅间隙壁半导体结构低温物理气相沉积制作工艺上盖层沉积制作覆盖
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【主权项】：

1.一种制作半导体结构的方法，其特征在于，包含：提供一基底；在该基底上形成一位线，其中该位线包含钨金属层及上盖层，该上盖层位于该钨金属层上；以及进行一低温物理气相沉积制作工艺，沉积一氮化硅间隙壁层覆盖该位线与该基底，其中该氮化硅间隙壁层直接接触该钨金属层。

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摘要：本发明涉及一种EEPROM存储器件及其制备方法、电子装置。所述方法包括步骤S1：提供衬底，在所述衬底上形成有栅极结构，在所述栅极结构一侧的所述衬底中形成有漏区，在所述栅极结构和所述漏区之间的所述衬底上还形成有虚拟栅极结构；步骤S2：在所述虚拟栅极结构上方、所述栅极结构靠近所述虚拟栅极结构的一侧上方和漏区中心区域两侧的上方形成自对准硅化物阻挡层；步骤S3：在所述栅极结构远离所述虚拟栅极结构的一侧以及所述漏区中心区域的上方形成自对准硅化物层。所述结构的制备方法仅通过增加两个图案化的掩膜层，即栅极图案化掩膜层和自对对硅化物掩膜层即可实现，工艺步骤简易，不会造成成本的增加，同时能极大的提高器件性能。

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摘要：一种存储器单元包括：衬底；第一阱，在所述衬底中；第一栅极绝缘体，位于所述衬底中的所述第一阱上方；浮置栅极，位于所述第一栅极绝缘体上方；第二栅极绝缘体，位于所述衬底中的所述第一阱上方；选择栅极，位于所述第一阱之上的所述第二栅极绝缘体上方；第二阱，在所述衬底中与所述第一阱隔开；第三栅极绝缘体，位于所述衬底中的所述第二阱上方；其中所述浮置栅极从所述第一阱延伸到所述第二阱并且位于所述第三栅极绝缘体上方。

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摘要：本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供基底，在所述基底上形成有包括浮栅、隔离层、控制栅的若干栅极叠层以及位于所述栅极叠层之间的隔离结构；步骤S2：回蚀刻所述控制栅，以去除部分所述控制栅，以在所述控制栅的上方所述隔离结构之间形成凹槽；步骤S3：沉积金属材料层以填充所述凹槽并覆盖所述隔离结构；步骤S4：执行第一次退火步骤，以在所述控制栅的上方形成自对准硅化物层；步骤S5：蚀刻去除所述隔离结构上方未反应的所述金属材料层，同时去除部分所述自对准硅化物层至与所述隔离结构的顶部平齐。所述方法可以使所述自对准硅化物具有良好的轮廓，进一步提高了半导体器件的性能和良率。

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摘要：本发明公开了一种降低电压差的EEPROM的操作方法，其在一半导体基板上设置有至少一晶体管结构，且晶体管结构具有第一导电闸极，本发明利用离子植入方式于第一导电闸极与源极和汲极交界处的半导体基板内或源极和汲极的离子掺杂区内进一步植入同型离子，以增加该区域内的离子浓度，以降低写入及擦除的电压差，并对应提出降低电压差的操作方法。本发明除了可以应用于单闸极晶体管结构之外，还可以应用于具有浮接闸极结构的EEPROM。

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摘要：一种NAND闪存的数据单元阵列结构及其制造方法，在半导体衬底上形成鳍部，鳍部包含在竖向上层叠的源极层、沟道层和漏极层，或者包含源极层和漏极层，在鳍部上形成若干叠层结构，叠层结构包含覆盖鳍部顶部和两侧的隧穿介质层、覆盖隧穿介质层顶部和两侧的电荷陷阱层、覆盖电荷陷阱层顶部和两侧的栅介质层和覆盖在所述栅介质层的顶部和两侧的栅极，在鳍部的一端形成连接源极层的串源极，在鳍部的另一端形成连接漏极层的串漏极。本发明具有很好的工艺尺寸持续缩小能力，解决了数据单元读取干扰的问题。数据单元使用了TFET，是一个具有双栅极的器件，开关速度快，关断电流小。数据单元的形成方法与传统FinFET工艺兼容，简化了工艺，减少了工艺成本。

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摘要：本发明公开了一种闪存及其制作方法。所述方法包括：提供衬底，在所述衬底上形成有源区和浅沟槽隔离区，并在所述有源区上依次形成第一氧化层、浮栅层、介质层和控制栅层；在所述控制栅层上形成包含第一凹槽的氮化硅层；在所述第一凹槽内露出的控制栅层上形成第二氧化层，并形成第二凹槽；在所述第二凹槽底部露出的有源区和与所述有源区相邻的浅沟道隔离区上分别形成源极以及源极端导电沟槽；在所述第一凹槽和所述第二凹槽内形成第三氧化层，去除剩余的氮化硅层、多余的控制栅层、多余的介质层、多余的浮栅层和多余的第一氧化层，以形成栅极；依次形成栅极氧化层壁、漏极和接触窗。

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申请日： 2018-12-10 - 公布日： 2019-08-06 - 主分类号： H01L27/11517
摘要：本发明提供了单层多晶硅多次编程(MTP)单元及其擦除方法和编程方法。该单层多晶硅多次编程(MTP)单元包括：第二导电型阱；包括漏极、感测栅极和源极的感测晶体管；连接至漏极的漏电极；连接至源极的源电极；连接至感测晶体管的感测栅极的控制栅极；以及控制栅电极，其中，感测晶体管、漏电极、源电极、控制栅极以及控制栅电极位于第二导电型阱上。

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摘要：公开了半导体装置，所述半导体装置包括：基底；第一栅极结构，包括竖直堆叠在基底上的第一栅电极；第一沟道，穿透第一栅极结构以接触基底；第二栅极结构，包括位于第一栅极结构上的沟道连接层和位于沟道连接层上的第二栅电极；第二沟道，穿透第二栅极结构以接触第一沟道；以及分隔区域，穿透第二栅极结构和第一栅极结构并且在第一方向上延伸。第二栅电极竖直堆叠在沟道连接层上。沟道连接层位于分隔区域之间并且具有与分隔区域的侧壁间隔开的至少一个侧壁。

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摘要：本发明公开一种制作半导体结构的方法，包含：提供一基底；在该基底上形成一位线，其中该位线包含一钨金属层及一上盖层，该上盖层位于该钨金属层上；以及进行一低温物理气相沉积制作工艺，沉积一氮化硅间隙壁层覆盖该位线与该基底，其中该氮化硅间隙壁层直接接触该钨金属层。其中该低温物理气相沉积制作工艺是在200～400℃下进行。

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摘要：一种半导体器件可以包括：柱体；以及多个导电层，所述多个导电层被层叠同时包围所述柱体，且包括多个第一区和多个第二区，所述第一区包括非导电材料层，所述第二区包括导电材料层，其中所述第一区和所述第二区交替布置。

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摘要：本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；填充浅槽隔离区的隔离层，隔离层延伸至有源区中靠近浅槽隔离区一侧的部分上表面；位于有源区内的凹槽结构，凹槽结构部分贯穿有源区对应的衬底基板；位于凹槽结构内壁表面并沿凹槽结构内壁延伸至隔离层部分上表面的浮栅，相邻的有源区对应的浮栅之间断开连接；位于浮栅上表面和隔离层上表面的介质层；位于介质层上的控制栅。本发明实施例提供的存储器具有较低的功耗和较高的良品率以及可靠性。

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发明人：徐涛;曹子贵;王卉;陈宏 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2016-07-27 - 公布日： 2019-06-28 - 主分类号： H01L27/11517
摘要：本发明提供一种避免多晶硅刻蚀残留的方法以及分栅快闪存储器制造方法，先将晶片置于盛有酸性清洗液的清洗槽进行清洗，然后直接将所述清洗槽中的酸性清洗液替换为常温碱性清洗液，而避免晶片转移清洗槽，同时将暴露的多晶硅表面由疏水性变为亲水性，可以避免多晶硅表面附着难以去除的物质，使得多晶硅表面在高温碱性清洗液中被清洗干净，在后续刻蚀过程中不会由于清洗后残留物质的遮挡而产生多晶硅残留的问题，从而大大提高了器件芯片的成品率。

分栅式闪存器件制造方法-201610596487.3
发明人：徐涛;曹子贵;陈宏;王卉 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2016-07-27 - 公布日： 2019-06-28 - 主分类号： H01L27/11517
摘要：本发明提供一种分栅式闪存器件制造方法，在所述浮栅氮化硅层的沟槽以及所述浮栅氮化硅层表面沉积一定厚度的源线多晶硅层后，对所述源线多晶硅层的顶部平坦化工艺或者回刻蚀工艺进行终点监测，以获得所述源线多晶硅层的在所述沟槽顶部的宽度或者所述第一侧墙的损耗高度，并在去除浮栅氮化硅以后，根据所述监测的结果，对暴露出的第一侧墙的侧壁进行相应的侧向回刻蚀，以暴露出合适区域的浮栅多晶硅层，从而保证后续刻蚀暴露出的浮栅多晶硅层后，能够获得具有合适的高度和顶角角度的浮栅尖端，最终可以避免分栅式闪存器件的数据擦除失效和编程失效问题。

分栅式闪存器件制造方法-201610596382.8
发明人：陈宏;曹子贵;王卉;徐涛 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2016-07-27 - 公布日： 2019-06-28 - 主分类号： H01L27/11517
摘要：本发明提供一种分栅式闪存器件制造方法，在刻蚀所述第一侧墙材料以暴露出所述侧墙开口底部的浮栅多晶硅层时，保留所述浮栅介质层表面上一定厚度的第一侧墙材料，接着以剩余的第一侧墙材料为掩膜，刻蚀侧墙开口中的浮栅多晶硅层以及浮栅氧化层，进而可以在所述浮栅介质层表面上还保留一定厚度的第一侧墙材料时即可形成第二侧墙，由此可以完全避免成第二侧墙形成时对浮栅介质层侧壁的第一侧墙材料高度的影响，而后去除浮栅介质层上方保留的第一侧墙材料以形成最终的浮栅侧墙，由此可以保证整个器件区域的浮栅侧墙的高度均一性，从而改善闪存器件的编程串扰失效问题。

一种记忆体结构及其制造方法-201910216042.1
发明人：张明丰 -专利权人：江苏时代全芯存储科技股份有限公司;江苏时代芯存半导体有限公司
申请日： 2019-03-21 - 公布日： 2019-06-25 - 主分类号： H01L27/11517
摘要：一种记忆体结构及其制造方法，记忆体结构包含基板、在基板上的浮栅介电层、在浮栅介电层上的第一浮栅及第二浮栅、分别在第一浮栅及第二浮栅上的第一控制栅极堆叠及第二控制栅极堆叠、选择栅极介电层及覆盖选择栅极介电层的选择栅极。第一凹槽分离第一浮栅及第二浮栅，且具有第一侧壁。第二凹槽分离第一控制栅极堆叠及第二控制栅极堆叠，且具有由第一侧壁凹陷的第二侧壁。选择栅极介电层覆盖第一凹槽及第二凹槽。选择栅极的底部及顶部分别填充于第一凹槽及第二凹槽中。本发明的记忆体结构具有较大的电场，使电子更容易通过F‑N穿隧方式由浮栅抹除至选择栅极。

一种存储器及其制备方法-201910305735.8
发明人：刘钊;熊涛;许毅胜;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2019-04-16 - 公布日： 2019-06-25 - 主分类号： H01L27/11517
摘要：本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；位于浅槽隔离区对应的衬底基板一侧的隔离层，隔离层内形成有凹槽结构；位于有源区对应的衬底基板一侧的第一浮栅；位于第一浮栅和凹槽结构内壁表面上的第二浮栅，第二浮栅在凹槽结构的底面位置断开连接；位于第二浮栅上的介质层，介质层覆盖暴露在第二浮栅外的隔离层；位于介质层上的控制栅。本发明实施例提供的存储器具有功耗低的优势。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]制作半导体结构的方法在审

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