[发明专利]半导体器件以及使用其的电路布置

摘要

本发明的各个实施例涉及半导体器件以及使用其的电路布置。提供了一种半导体器件和一种电路布置以便减小导通电阻。第一功率MOS晶体管和第二功率MOS晶体管形成在相同的半导体衬底上。形成在第一元件形成区域中的第一功率MOS晶体管具有不包括柱状体的无柱状体结构。形成在第二元件形成区域中的第二功率MOS晶体管具有包括柱状体的SJ结构。

主权项

一种半导体器件，包括：第一导电类型的半导体衬底；所述第一导电类型的外延层，所述第一导电类型的外延层与所述半导体衬底的表面接触；第一区域和第二区域，所述第一区域和所述第二区域在所述外延层中，确定为有一定距离；第一开关元件，所述第一开关元件形成在所述第一区域中，并且电耦合至所述半导体衬底；第二开关元件，所述第二开关元件形成在所述第二区域中，并且电耦合至所述半导体衬底，从而串联耦合至所述第一开关元件，所述第一开关元件包括：第一电极，所述第一电极经由第一绝缘膜形成在第一沟槽中，所述第一沟槽形成在所述外延层之上；在所述外延层中的所述第二导电类型的第一杂质区域第一部分，所述第一杂质区域第一部分形成为有第一厚度，在比所述第一沟槽的底部更小的深度处与所述第一绝缘膜接触；以及在所述外延层中的所述第一导电类型的第二杂质区域第一部分，所述第二杂质区域第一部分形成为在比所述第一杂质区域第一部分更小的深度处与所述第一杂质区域第一部分接触，所述第二开关元件包括：第二电极，所述第二电极经由第二绝缘膜形成在第二沟槽中，所述第二沟槽形成在所述外延层之上；在所述外延层中的所述第二导电类型的第一杂质区域第二部分，所述第一杂质区域第二部分形成为有第二厚度，在比所述第二沟槽的底部更小的深度处与所述第二绝缘膜接触；在所述外延层中的所述第一导电类型的第二杂质区域第二部分，所述第二杂质区域第二部分形成为在比所述第一杂质区域第二部分更小的深度处与所述第一杂质区域第二部分接触；以及所述第二导电类型的柱状体，所述柱状体从所述第一杂质区域第二部分朝着所述半导体衬底延伸。