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[发明专利]具有掺杂子鳍状物的全环栅集成电路结构-CN202211011422.X在审
发明人： S·M·塞亚;A·D·利拉克;P·基斯;C·韦伯;R·米恩德鲁;A·S·默西;B·古哈;M·哈桑;W·许;T·加尼;C·韩;K·帕克;S·奥马尔 -专利权人：英特尔公司
申请日： 2022-08-23 - 公布日： 2023-03-28 - 主分类号： H01L27/092 文献下载
摘要：描述了具有掺杂子鳍状物的全环栅集成电路结构，以及制造具有掺杂子鳍状物的全环栅集成电路结构的方法。例如，集成电路结构包括具有阱掺杂剂的子鳍状物结构。水平半导体纳米线的垂直布置在子鳍状物结构上方。栅极堆叠体围绕水平半导体纳米线的垂直布置的沟道区域，栅极堆叠体覆盖在子鳍状物结构上。一对外延源极结构或漏极结构在水平半导体纳米线的垂直布置的第一和第二端处。
具有掺杂子鳍状物全环栅集成电路结构

[发明专利]用于热稳定性和低PMOS接触电阻率的利用锗和硼注入物预非晶化的富硅覆盖层-CN202211016764.0在审
发明人： D·南迪;M·J·科布林斯基;G·杜威;C-H·崔;H·W·肯内尔;B·J·克里斯特;A·阿利亚鲁昆朱;C·邦伯格;R·沙阿;R·米恩德鲁;S·M·塞亚;C·穆纳辛哈;A·S·默西;T·加尼 -专利权人：英特尔公司
申请日： 2022-08-24 - 公布日： 2023-03-28 - 主分类号： H01L27/088 文献下载
摘要：描述了具有受限的外延源极或漏极结构的全环栅集成电路结构。例如，一种集成电路结构包括在子鳍状物之上的多个纳米线。栅极堆叠体在多个纳米线和子鳍状物上方。外延源极或漏极结构在多个纳米线的相对端上。外延源极或漏极结构包括锗和硼、以及保护层，保护层包括至少部分地覆盖外延源极或漏极结构的硅和锗。包括硅化钛的导电触点在外延源极或漏极结构上。
用于热稳定性 pmos 接触电阻率利用注入物预非晶化覆盖层

[发明专利]具有含金属源极或漏极结构的集成电路结构-CN202211016768.9在审
发明人： R·米恩德鲁;S·M·塞亚;A·D·利拉克;C·韦伯;P·基斯;N·帕达沃西 -专利权人：英特尔公司
申请日： 2022-08-24 - 公布日： 2023-03-28 - 主分类号： H01L27/088 文献下载
摘要：描述了具有含金属源极或漏极结构的集成电路结构以及制造具有含金属源极或漏极结构的集成电路结构的方法。例如，一种集成电路结构包括水平纳米线的垂直布置。栅极堆叠体围绕水平纳米线的垂直布置。第一外延源极或漏极结构在水平纳米线的垂直布置的第一端处，并且第二外延源极或漏极结构在水平纳米线的垂直布置的第二端处。第一外延源极或漏极结构和第二外延源极或漏极结构包括扩散在其中的金属物质，金属物质进一步部分地扩散到水平纳米线的垂直布置中。
具有金属结构集成电路

[发明专利]为动态随机存取存储器单元提供电容的方法、器件和系统-CN201580082567.0有效
发明人： A·利拉科;P·莫罗;R·米恩德鲁;D·W·纳尔逊;S·M·塞亚 -专利权人：英特尔公司
申请日： 2015-09-25 - 公布日： 2023-01-06 - 主分类号： H10B12/00 文献下载
摘要：公开了为集成电路的存储器单元提供电容的技术和机制。在实施例中，存储器单元的晶体管包括以各种方式形成在半导体衬底的第一侧中或上的结构。在处理以形成晶体管结构之后，执行减薄以暴露半导体衬底的第二侧，第二侧与第一侧相对。随后执行半导体衬底的暴露第二侧中或上的处理以在半导体衬底中形成延伸以耦合到晶体管结构之一的电容器。在另一个实施例中，电容器被耦合以基于激活晶体管沟道来累积电荷。电容器还被耦合以从存储器单元经由第二侧发送电荷。
动态随机存取存储器单元提供电容方法器件系统

[发明专利]混合三栅极和纳米线CMOS器件架构-CN201580082583.X有效
发明人： C·E·韦伯;R·米恩德鲁;S·M·塞亚 -专利权人：英特尔公司
申请日： 2015-09-24 - 公布日： 2022-11-01 - 主分类号： H01L21/8238 文献下载
摘要：描述了混合三栅极和纳米线CMOS器件架构及制造混合三栅极和纳米线CMOS器件架构的方法。例如，半导体结构包括第一导电类型的半导体器件，第一导电类型的半导体器件具有设置在衬底上方的多个竖直堆叠的纳米线。半导体结构还包括与第一导电类型相反的第二导电类型的半导体器件，第二半导体器件具有设置在衬底上方的半导体鳍状物。
混合栅极纳米 cmos 器件架构

[发明专利]Ge和III-V族沟道半导体器件及制造方法-CN201910109659.3有效
发明人： R·皮拉里塞泰;S·达斯古普塔;N·戈埃尔;V·H·勒;M·拉多萨夫列维奇;G·杜威;N·慕克吉;M·V·梅茨;W·拉赫马迪;J·T·卡瓦列罗斯;B·舒金;H·W·肯内尔;S·M·塞亚;R·S·周 -专利权人：英特尔公司
申请日： 2013-09-27 - 公布日： 2022-08-16 - 主分类号： H01L29/06 文献下载
摘要：说明了具有最大顺从性和自由表面弛豫的Ge和III‑V族沟道半导体器件及制造这种Ge和III‑V族沟道半导体器件的方法。例如，一种半导体器件包括布置在半导体衬底上的半导体鳍状物。半导体鳍状物具有中心突出或凹陷段，沿半导体鳍状物的长度与突出外侧段对间隔开。覆层区布置在半导体鳍状物的中心突出或凹陷段上。栅极叠置体布置在覆层区上。源极区/漏极区布置在半导体鳍状物的所述突出外侧段对中。
ge iii 沟道半导体器件制造方法

[发明专利]具有非分立的源极区和漏极区的纳米线结构-CN201811020734.0有效
发明人： S·M·塞亚;A·卡佩拉尼;M·D·贾尔斯;R·里奥斯;S·金;K·J·库恩 -专利权人：谷歌有限责任公司
申请日： 2011-12-23 - 公布日： 2022-07-12 - 主分类号： H01L29/06 文献下载
摘要：描述了具有非分立的源极区和漏极区的纳米线结构。例如，半导体器件包括布置在衬底之上的多条垂直堆叠的纳米线。每条纳米线包括布置在纳米线中的分立的沟道区。栅极电极叠置体包围多条垂直堆叠的纳米线。一对非分立的源极区和漏极区布置在多条垂直堆叠的纳米线的分立的沟道区的任一侧上并与多条垂直堆叠的纳米线的分立的沟道区相邻。
具有分立源极区漏极区纳米结构

[发明专利]在外延源极或漏极区之间具有导电接触应力源的相邻全环栅集成电路结构-CN202111394885.4在审
发明人： S·舒克赛;J·T·卡瓦列罗斯;S·M·塞亚;A·阿格拉瓦尔;W·拉赫马迪 -专利权人：英特尔公司
申请日： 2021-11-23 - 公布日： 2022-06-24 - 主分类号： H01L27/092 文献下载
摘要：描述了在外延源极或漏极区之间具有导电接触应力源的相邻全环栅集成电路结构。在示例中，纳米线的第一垂直布置和纳米线的第二垂直布置在衬底上方。第一栅极堆叠体在纳米线的第一垂直布置之上。第二栅极堆叠体在纳米线的第二垂直布置之上。第一外延源极或漏极结构在纳米线的第一垂直布置的端部处。第二外延源极或漏极结构在纳米线的第二垂直布置的端部处。居间导电接触结构在第一外延源极或漏极结构和第二外延源极或漏极结构中的相邻外延源极或漏极结构之间。居间导电接触结构向第一外延源极或漏极结构和第二外延源极或漏极结构中的相邻外延源极或漏极结构施加应力。
外延漏极区之间具有导电接触应力相邻全环栅集成电路结构

[发明专利]扩展的实现全环栅的纳米梳晶体管装置-CN202110973600.6在审
发明人： V·米什拉;S·M·塞亚;C·E·韦伯;J·T·卡瓦列罗斯;T·加尼 -专利权人：英特尔公司
申请日： 2021-08-24 - 公布日： 2022-03-29 - 主分类号： H01L21/336 文献下载
摘要：本公开内容的实施例基于扩展的实现全环栅的纳米梳晶体管架构，这意味着将具有至少栅极电介质材料或栅极电介质材料和栅电极材料两者的栅极壳体提供在纳米梳晶体管装置的横向纳米带的垂直叠层的每个纳米带的所有侧面上。特别地，本文所提出的扩展的实现全环栅的纳米梳晶体管架构包括使用相对于彼此具有蚀刻选择性的两种电介质壁材料，而不是仅使用用于实现常规纳米梳晶体管装置的单种电介质壁材料。如本文所述的实现全环栅的基于纳米梳的晶体管装置可以在常规纳米梳晶体管装置的短沟道效应方面提供改进。
扩展实现全环栅纳米晶体管装置

[发明专利]防止子沟道漏电流的半导体装置-CN201480083566.3有效
发明人： K·贾姆布纳坦;G·A·格拉斯;C·S·莫哈帕特拉;A·S·默西;S·M·塞亚;T·加尼 -专利权人：英特尔公司
申请日： 2014-12-22 - 公布日： 2021-10-15 - 主分类号： H01L29/78 文献下载
摘要：实施例包括一种装置，该装置包括：衬底上的鳍状物结构，鳍状物结构包括鳍状物顶部和底部部分、包括多数载流子的沟道、以及外延(EPI)层；绝缘层，其包括邻近鳍状物顶部和底部部分的绝缘层顶部和底部部分；其中(a)EPI层包括IV族和III‑V族材料中的一种或多种，(b)鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，掺杂剂与多数载流子极性相反，(c)鳍状物顶部部分包括掺杂剂的鳍状物顶部部分浓度，其低于鳍状物底部部分浓度，(d)绝缘层底部部分包括掺杂剂的绝缘层底部部分浓度，以及(e)绝缘层顶部部分包括绝缘顶层部分浓度，其大于绝缘底部部分浓度。本文描述了其它实施例。
防止沟道漏电半导体装置

[发明专利]CMOS架构的隧穿场效应晶体管（TFET）以及制造N型和P型TFET的方法-CN201710216991.0有效
发明人： R·科特利尔;S·M·塞亚;G·杜威;B·舒-金;U·E·阿维奇;R·里奥斯;A·乔杜里;T·D·小林顿;I·A·扬;K·J·库恩 -专利权人：英特尔公司
申请日： 2013-06-12 - 公布日： 2021-05-28 - 主分类号： H01L29/739 文献下载
摘要：描述了CMOS架构的隧穿场效应晶体管(TFET)以及制造N型和P型TEFT的方法。例如，隧穿场效应晶体管(TFET)包括同质结有源区，所述同质结有源区设置在衬底上方。所述同质结有源区包括在其中具有无掺杂的沟道区的弛豫的Ge或GeSn本体。所述同质结有源区还包括掺杂的源极区和漏极区，所述掺杂的源极区和漏极区设置在所述沟道区的任一侧上的弛豫的Ge或GeSn本体中。所述TFET还包括栅极叠置体，所述栅极叠置体设置在所述源极区与所述漏极区之间的所述沟道区上。所述栅极叠置体包括栅极电介质部分和栅极电极部分。
cmos 架构场效应晶体管 tfet 以及制造方法

[发明专利]用于半导体器件的面积缩放的竖直集成方案和电路元件架构-CN201580080106.X有效
发明人： R·米恩德鲁;P·莫罗;R·库马尔;C·E·韦伯;S·金;S·M·塞亚;T·加尼 -专利权人：英特尔公司
申请日： 2015-06-17 - 公布日： 2021-04-13 - 主分类号： H01L29/78 文献下载
摘要：描述了用于半导体器件的面积缩放的竖直集成方案和电路元件架构。在示例中，一种反相器结构包括竖直地分开为上部区域和下部区域的半导体鳍状物。包括用于控制半导体鳍状物的上部区域的第一多个栅极结构。包括用于控制半导体鳍状物的下部区域的第二多个栅极结构。第二多个栅极结构具有与第一多个栅极结构的导电类型相反的导电类型。
用于半导体器件面积缩放竖直集成方案电路元件架构

[发明专利]单轴应变纳米线结构-CN201710568908.6有效
发明人： S·M·塞亚;S·金;A·卡佩拉尼 -专利权人：索尼公司
申请日： 2011-12-23 - 公布日： 2021-03-16 - 主分类号： H01L29/06 文献下载
摘要：描述了单轴应变纳米线结构。例如，一种半导体器件包括设置在衬底之上的多个垂直堆叠的单轴应变纳米线。所述单轴应变纳米线中的每者包括设置在所述单轴应变纳米线内的分立沟道区。所述分立沟道区具有沿所述单轴应变的方向的电流流动方向。在所述分立沟道区的两侧将所述源极区和漏极区设置到所述纳米线内。栅电极堆叠体完全包围所述分立沟道区。
应变纳米结构

[发明专利]用于基于鳍状物的NMOS晶体管的高移动性应变沟道-CN201480076490.1有效
发明人： S·M·塞亚;R·科特利尔;H·W·肯内尔;G·A·格拉斯;A·S·默西;W·拉赫马迪;T·加尼 -专利权人：英特尔公司
申请日： 2014-03-27 - 公布日： 2020-09-01 - 主分类号： H01L29/78 文献下载
摘要：公开了用于将高移动性应变沟道并入到基于鳍状物的NMOS晶体管(例如，诸如双栅极、三栅极等的FinFET)内的技术，其中，将应力材料包覆到鳍状物的沟道区域上。在一个示例实施例中，将锗或硅锗膜包覆到硅鳍状物上，以便于提供鳍状物的核心中的期望的拉伸应变，虽然可以使用其它鳍状物和包覆材料。技术与典型的过程流程兼容，并且包覆沉积可以出现在典型过程流程内的多个位置处，在各种实施例中，可以形成具有最小宽度(或随后减薄)的鳍状物，以便于提高晶体管性能。在一些实施例中，减薄的鳍状物也增加了跨包覆膜的整个核心的拉伸应变。在一些情况下，可以通过添加嵌入式硅(Si)外延源极和漏极来进一步增强核心中的应变。
用于基于鳍状物 nmos 晶体管移动性应变沟道

[发明专利]具有针对变化宽度的自对准源极或漏极底切的栅极全包围集成电路结构-CN201910769487.2在审
发明人： B·古哈;J·S·康;B·贝蒂;S·M·塞亚;T·加尼 -专利权人：英特尔公司
申请日： 2019-08-16 - 公布日： 2020-03-24 - 主分类号： H01L27/088 文献下载
摘要：本发明描述了具有针对变化宽度的自对准源极或漏极底切的栅极全包围集成电路结构。在示例中，一种结构包括处于衬底上方的纳米线的第一垂直布置和纳米线的第二垂直布置，所述纳米线的第二垂直布置中的纳米线所具有的水平宽度大于所述纳米线的第一垂直布置中的纳米线的水平宽度。第一栅极堆叠体部分和第二栅极堆叠体部分分别处于纳米线的第一垂直布置和纳米线的第二垂直布置之上。第一嵌入式外延源极区或漏极区处于纳米线的第一垂直布置的端部，并且在第一栅极堆叠体部分的电介质侧壁间隔体下面延伸第一距离。第二嵌入式外延源极区或漏极区处于纳米线的第二垂直布置的端部，并且在第二栅极堆叠体部分的电介质侧壁间隔体下面延伸大体上与所述第一距离相同的第二距离。
具有针对变化宽度对准漏极底切栅极包围集成电路结构

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