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[发明专利]存储器及其形成方法、存储器的存储单元的选择方法-CN201910018104.8有效
发明人：刘毅华;刘峻;范鲁明 -专利权人：长江存储科技有限责任公司
申请日： 2019-01-09 - 公布日： 2023-10-17 - 主分类号： H10B43/00 文献下载
摘要：本发明涉及一种存储器及其形成方法以及存储器的存储单元的选择方法，所述存储器的形成方法包括：提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙；对所述衬底背面进行减薄；在所述减薄后的衬底背面形成介质层；形成贯穿所述介质层且连接至沟道柱结构底部的接触部；在所述介质层表面形成源线，位于同一行的接触部连接至同一源线。上述方法有利于提高存储器的存储密度。
存储器及其形成方法存储单元选择

[发明专利]存储器及其制备方法、电子设备-CN202210271142.6在审
发明人：秦青;周雪;范鲁明;王校杰;刘希夏;焦慧芳 -专利权人：华为技术有限公司
申请日： 2022-03-18 - 公布日： 2023-09-29 - 主分类号： H10B63/00 文献下载
摘要：本申请实施例公开了一种存储器及其制备方法、电子设备，涉及微电子技术领域，用于简化存储器的制备工艺流程，降低存储器的制备成本。所述存储器包括：底部互联图案；设置在所述底部互联图案上的存储单元，所述存储单元包括依次层叠的底电极、阻变层和顶电极，所述底电极与所述底部互联图案耦接；及，设置在所述顶电极上的硬掩模图案。其中，所述硬掩模图案的材料包括可透光的导电材料。
存储器及其制备方法电子设备

[发明专利]一种存储器、电子设备-CN202210204785.9在审
发明人：焦慧芳;王敬元璋;范鲁明;孙清清;李向辉 -专利权人：华为技术有限公司;复旦大学
申请日： 2022-03-03 - 公布日： 2023-09-15 - 主分类号： H10B43/35 文献下载
摘要：本申请实施例提供一种具有TFET的存储器，以及具有该TFET的存储器的电子设备。涉及存储器技术领域。不仅可以实现低功耗操作，还可以提升存储器的使用可靠性。该存储器包括具有掺杂类型相同的第一掺杂区和第二掺杂区的衬底，衬底上具有存储单元，该存储单元不仅包括存储部分，还包括位于存储部分两侧的选通管和隧穿场效应晶体管TFET，且存储部分的控制栅和隧穿场效应晶体管TFET的控制栅是绝缘的，以及，存储部分的控制栅和选通管的控制栅是绝缘的。这样，可以降低存储单元的栅介质层被击穿的几率，从而，提升存储器的使用可靠性，以及耐用性。
一种存储器电子设备

[发明专利]具有高深宽比的通孔的电子器件及其形成方法、电子设备-CN202180086462.8在审
发明人： 范鲁明;焦慧芳;李檀;应成伟;王敬元璋 -专利权人：华为技术有限公司
申请日： 2021-02-09 - 公布日： 2023-09-05 - 主分类号： H10B12/00 文献下载
摘要：本申请实施例提供一种具有高深宽比的通孔的电子器件及其形成方法、电子设备，涉及电子器件技术领域，用于提供一种形成具有高深宽比的通孔的方法。该电子器件的形成方法包括：在具有第一晶体管的衬底上堆叠第一介电层；在第一介电层内开设贯通至第一晶体管的第一段通孔；在第一段通孔内的至少靠近第一段通孔的孔口的位置处填充材料，以使填充的材料形成将第一段通孔的孔口堵住的临时填充层；在第一介电层上堆叠第二介电层，该第二介电层可以与第一介电层的材料相同；在第二介电层内开设与第一段通孔相连通的第二段通孔，这里的相连通的第一段通孔和第二段通孔可以是容纳电容器的通孔，且上述的每一次开孔可以采用低深宽比的开孔工艺。
具有高深电子器件及其形成方法电子设备

[发明专利]包含有垂直柱状晶体管的芯片堆叠结构-CN202180086879.4在审
发明人：王敬元璋;范鲁明;焦慧芳;赫然 -专利权人：华为技术有限公司
申请日： 2021-04-27 - 公布日： 2023-08-29 - 主分类号： H01L23/528 文献下载
摘要：本申请实施例提供一种包含有垂直柱状晶体管的芯片堆叠结构，涉及半导体技术领域，用于提供一种采用金属层替换了现有的与VPT电连接的重掺杂工艺制得的结构。该芯片堆叠结构包括通过键合层键合的第一芯片和第二芯片，还包括金属层，该金属层位于第二芯片的朝向第一芯片的一侧，第一芯片的第一衬底具有通过掺杂工艺形成的且为环栅的VPT结构，该VPT结构与金属层电连接。比如，当该芯片堆叠结构为存储器时，这里的金属层可以是存储器中的BL，也就是本申请的存储器采用的是metal BL，而不是重掺杂BL。
含有垂直柱状晶体管芯片堆叠结构

[发明专利]一种具有TFET的存储器-CN202180086888.3在审
发明人：焦慧芳;周雪;秦青;范鲁明;王校杰 -专利权人：华为技术有限公司
申请日： 2021-04-29 - 公布日： 2023-08-25 - 主分类号： H10B69/00 文献下载
摘要：本申请实施例提供一种包含有隧穿场效应晶体管的存储器和电子设备，涉及半导体技术领域，该存储器可以提高工作效率，以及可以降低操作电压，降低功耗。该存储器包括具有掺杂类型相同的第一掺杂区和第二掺杂区的衬底，衬底上具有存储单元，该存储单元不仅包括存储部分，还包括位于存储部分两侧的选通管和隧穿场效应晶体管TFET，且存储部分和隧穿场效应晶体管TFET共用控制栅。这样的话，该存储器是基于热空穴注入(Hot hole injection，HHI)擦除方式实现擦除，另外，在TFET的调控下，可以降低擦除电压，降低存储器功耗。
一种具有 tfet 存储器

[发明专利]一种存储器、环栅场效应晶体管以及制备方法-CN202180080029.3在审
发明人： 范鲁明;刘燕翔;许俊豪;贝尼斯坦特·弗朗西斯·莱昂内尔;侯朝昭 -专利权人：华为技术有限公司
申请日： 2021-01-13 - 公布日： 2023-08-15 - 主分类号： H01L29/06 文献下载
摘要：本申请提供一种存储器、环栅场效应晶体管以及制备方法。该存储器可以包括：存储矩阵、至少一根源极线、至少一根字线和至少一根位线；存储矩阵包括多个环栅场效应晶体管；至少一根字线连接多个环栅场效应晶体管的栅极，至少一根源极线连接多个环栅场效应晶体管的源极，至少一根位线连接多个环栅场效应晶体管的漏极；其中，环栅场效应晶体管的纳米线的材料为硅锗(SiGe)。在本申请中，对于下一代逻辑工艺(如GAA工艺)来说，通过在存储器中使用与逻辑工艺相同工艺制作的环栅场效应晶体管组成的存储阵列，使得存储器能够与逻辑工艺相兼容。
一种存储器场效应晶体管以及制备方法

[发明专利]一种存储器、时序控制方法及电子设备-CN202210065884.3在审
发明人：焦慧芳;孙清清;李檀;应成伟;晁鑫;王敬元璋;范鲁明;闫鹏 -专利权人：华为技术有限公司;复旦大学
申请日： 2022-01-20 - 公布日： 2023-08-01 - 主分类号： G11C11/4074 文献下载
摘要：本申请提供一种存储器、时序控制方法及电子设备，涉及存储技术领域，用于替代传统DRAM，同时兼容DRAM的控制指令，提升操作性能。该存储器中多行多列的SFGT存储单元按照行列分布与相应的信号线、感应放大器和回写电路相耦合。该时序控制方法包括：在行激活阶段，控制目标行的SFGT存储单元对应的第一字线为高电平，控制目标行的SFGT存储单元对应多个回写控制线为高电平，控制目标行的SFGT存储单元对应多个电压线为高电平且持续一段时间后转换为低电平，以在行激活阶段执行行激活和擦除两个操作；在读写阶段，控制所述第一字线为低电平，控制所述多个回写控制线为低电平，以实现数据的读写。
一种存储器时序控制方法电子设备

[发明专利]一种位线读取电路及存储器-CN202080102340.9在审
发明人：焦慧芳;赫然;范鲁明 -专利权人：华为技术有限公司
申请日： 2020-07-23 - 公布日： 2023-03-03 - 主分类号： G11C11/414 文献下载
摘要：一种位线读取电路及存储器，该位线读取电路，在从存储单元中读取电平时，两个灵敏放大器同步工作，在灵敏放大器对位线和参考线上的电压进行差分放大之后，读出控制模块就可以将位线的电平输出。在读出控制模块输出位线的电平时，由于两个灵敏放大器可以一起增强位线上的电压值，从而避免位线上的电压值快速改变。
一种读取电路存储器

[发明专利]一种芯片封装、电子设备及芯片封装的制备方法-CN202080100136.3在审
发明人：赫然;焦慧芳;周宇杰;范鲁明;刘静遐 -专利权人：华为技术有限公司
申请日： 2020-04-27 - 公布日： 2022-12-09 - 主分类号： H01L23/373 文献下载
摘要：本申请实施例提供一种芯片封装、电子设备及芯片封装的制备方法，涉及电子产品散热技术领域，芯片封装包括：芯片和复合散热衬底以及连接层，复合散热衬底通过连接层与芯片的无源面连接，复合散热衬底包括：多个金刚石片和基体层，多个金刚石片沿与芯片相平行的面布设，多个金刚石片设置在基体层内。
一种芯片封装电子设备制备方法

[发明专利]一种存储器和电子设备-CN202080096121.4在审
发明人：焦慧芳;赫然;范鲁明;刘燕翔 -专利权人：华为技术有限公司
申请日： 2020-02-28 - 公布日： 2022-10-04 - 主分类号： G11C11/4063 文献下载
摘要：一种存储器和电子设备，该存储器包括叠置且电连接的第一存储芯片(1)和逻辑芯片(2)，第一存储芯片(1)包括第一存储单元阵列。存储单元阵列包括多个晶体管(111)，以及多根位线(113)和多根字线(112)，上述字线(112)与位线(113)与晶体管(111)耦合。逻辑芯片(2)包括差分放大器(21)、字线驱动器和参考电压源(25)，差分放大器(21)、字线驱动器和参考电压源(25)均与第一存储单元阵列电连接。其中，差分放大器(21)包括第一差分输入端(211)、第二差分输入端(212)和输出端(213)。上述第一差分输入端(211)与第一存储单元阵列的位线(113)电连接，第二差分输入端(212)与参考电压源(25)电连接，则差分放大器(21)对上述参考电压源(25)的参考电压以及位线(113)的信号进行差分处理。
一种存储器电子设备

[发明专利]读/写数据的方法、存储器、存储装置和终端-CN202080095326.0在审
发明人：焦慧芳;赫然;范鲁明;潘越 -专利权人：华为技术有限公司
申请日： 2020-02-21 - 公布日： 2022-09-09 - 主分类号： G11C11/413 文献下载
摘要：一种读/写数据的方法、存储器、存储装置和终端，该存储器，包括S个存储块、N条全局位线和信号放大电路，S个存储块中每个存储块均连接N条全局位线，N条全局位线连接信号放大电路，信号放大电路用于放大N条全局位线中的电信号；每个存储块包括N列存储单元、N条局部位线和N个位线开关，其中：在每个存储块中，第i列存储单元连接第i条局部位线；第i条局部位线通过N个位线开关中的第i个位线开关连接第i条全局位线。通过对存储阵列细粒度化，使得S个存储块的第i条局部位线可以共用一个全局位线，缩短局部位线，降低局部位线引起的寄生电容，减少存储器延时。
数据方法存储器存储装置终端

[发明专利]晶圆堆叠结构及其测试方法、高宽带内存及其制备方法-CN202080087981.1在审
发明人： 范鲁明;刘燕翔 -专利权人：华为技术有限公司
申请日： 2020-01-19 - 公布日： 2022-07-29 - 主分类号： H01L21/66 文献下载
摘要：一种晶圆堆叠结构及其测试方法、高宽带内存及其制备方法，涉及半导体存储技术领域，能够解决现有技术中晶圆堆叠结构的生产良率低，导致高宽带内存生产成本高的问题。测试方法对晶圆堆叠结构进行测试，晶圆堆叠结构中的逻辑晶圆(10)和多层存储晶圆(20)通过总线(30)连接，总线(30)记录晶圆堆叠结构中各存储晶圆(20)的层级地址，探针(40)读取与待测的三维层数地址对应的层级地址及探测信息，能够对切割单元(201)在晶圆堆叠结构中的连接状态进行调整，使得切割获得的高宽带内存，对劣品的存储芯片所在层级寻址屏蔽，从而调整高宽带内存实际可存储容量，提供多种减除部分容量的高宽带内存。
堆叠结构及其测试方法宽带内存制备

[发明专利]键合结构及其形成方法-CN202111600312.2在审
发明人： 范鲁明;刘毅华;刘峻 -专利权人：长江存储科技有限责任公司
申请日： 2019-02-15 - 公布日： 2022-04-12 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及一种键合结构及其形成方法，所述键合结构的形成方法包括：提供第一基底，所述第一基底内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平；提供第二基底，所述第二基底具有相对的第一表面和第二表面，其中所述第二基底的第一表面形成有单晶硅层和键合介质层，所述键合介质层形成于所述单晶硅层表面；将所述第二基底通过所述键合介质层与所述第一基底的第一表面键合；所述第二基底与所述第一基底键合之后，从所述第二基底的第二表面减薄所述第二基底，暴露出所述单晶硅层表面；在所述单晶硅层表面形成半导体器件。所述键合结构的键合质量得到提高。
结构及其形成方法

[发明专利]键合结构及其形成方法-CN201910116433.6有效
发明人： 范鲁明;刘毅华;刘峻 -专利权人：长江存储科技有限责任公司
申请日： 2019-02-15 - 公布日： 2022-01-14 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及一种键合结构及其形成方法，所述键合结构的形成方法包括：提供第一基底，所述第一基底内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平；提供第二基底，所述第二基底的一侧表面形成有键合介质层；将所述第二基底通过所述键合介质层与所述第一基底的第一表面键合；在所述第二基底的另一侧表面形成半导体器件。所述键合结构的键合质量得到提高。
结构及其形成方法

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