首页 在售
电子信息机械制造新型材料电气自动化新能源安全防护环保资源轻工纺织生物医药包装印刷海洋开发仪器仪表航空航天建材建筑农林牧业食品饮料采矿冶金家居用品化学化工交通运输橡胶塑料教育休闲其他
求购
电子信息机械制造新型材料电气自动化新能源安全防护环保资源轻工纺织生物医药包装印刷海洋开发仪器仪表航空航天建材建筑农林牧业食品饮料采矿冶金家居用品化学化工交通运输橡胶塑料教育休闲其他
查询 申请 展会 资讯 专利榜 企服商城 升级VIP
专利名称
农业 化学；冶金 建筑 机械工程 区域搜索
主分类
A 农业
B 作业；运输
C 化学；冶金
D 纺织；造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
专利下载VIP
公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
更多 »
专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
更多 »
钻瓜专利网为您找到相关结果421个，建议您升级VIP下载更多相关专利
  • [发明专利]驱动电路及传输系统-CN202310687069.5在审
  • 徐迪恺 - 长鑫存储技术有限公司
  • 2023-06-09 - 2023-10-27 - G11C11/4063
  • 本发明涉及一种驱动电路及传输系统。驱动电路包括：第一上拉驱动模块，包含多个第一上拉驱动器，用于根据上拉指示信号和驱动选择信号开启至少一个第一上拉驱动器，第一上拉驱动器用于生成具有预设电压的输出信号；上拉控制模块，用于根据上拉指示信号生成上拉控制信号；第二上拉驱动模块，与上拉控制模块连接，用于根据上拉控制信号开启或者关闭，并在开启时拉升输出信号的电压；升压模块，与上拉控制模块连接并与第二上拉驱动模块并联，用于根据上拉控制信号开启或者关闭，并在开启时拉升输出信号的电压；第二上拉驱动模块与升压模块的合并结构与第一上拉驱动器相同并受上拉控制信号控制。驱动电路不会影响到芯片性能。
  • 驱动电路传输系统
  • [发明专利]半导体集成电路器件和数据比较方法-CN201811066311.2有效
  • 山田弘道;山手章弘;汤山洋一 - 瑞萨电子株式会社
  • 2018-09-13 - 2023-10-24 - G11C11/4063
  • 本发明提供一种半导体集成电路器件和数据比较方法。在不使用CPU的情况下比较存储器空间上的数据，并且基于比较的次数和与比较条件一致的次数中的至少一个，在中断条件下产生中断。中断控制器将中断信号输出到第一CPU核心或第二CPU核心。DMAC将存储器空间上的数据传输到第一缓冲器和第二缓冲器中的至少一个。比较电路将第一缓冲器的数据与第二缓冲器的数据比较。条件一致频率计数器对比较电路中的比较与比较条件一致的次数进行计数。中断请求电路基于条件一致频率计数器的值和比较频率计数器的值中的至少一个，向中断控制器输出中断请求。
  • 半导体集成电路器件数据比较方法
  • [发明专利]一种门控信号的动态调节电路和方法-CN202310911697.7在审
  • 古城;王晓阳 - 上海奎芯集成电路设计有限公司
  • 2023-07-24 - 2023-10-10 - G11C11/4063
  • 本申请提供一种门控信号的动态调节电路和方法，属于存储器技术领域，所述电路包括：门控信号生成子电路，用于基于当前读指令生成初始基准门控信号和初始基准采样时钟信号；采样子电路，用于基于预设偏移量对当前基准采样时钟信号进行偏移以得到当前左偏移和右偏移采样时钟信号，通过当前的左偏移、基准和右偏移采样时钟信号分别对返回的DQS信号进行采样得到当前采样值序列；延迟调节子电路，用于在当前采样值序列不为预设值的情况下对第一和第二门控框的延迟量进行同步调节，直至基于更新的左偏移、基准和右偏移采样时钟信号得到的采样值序列为预设值时将更新的基准门控信号作为当前读操作对应的门控信号，能准确读取存储设备中数据。
  • 一种门控信号动态调节电路方法
  • [发明专利]数据读写电路、方法及设备-CN202210311931.8在审
  • 高恩鹏 - 长鑫存储技术有限公司
  • 2022-03-28 - 2023-10-10 - G11C11/4063
  • 本申请提供一种数据读写电路、方法及设备，该电路包括控制器和存储器，存储器用于根据控制器发送的第一时钟信号解码指令，以及根据控制器发送的第二时钟信号采样数据；存储器中包括第一存储模组、第二存储模组和模式寄存器，模式寄存器存储有第二同步参数，第二存储模组设置有第二延迟电路；对第一存储模组进行读写时，控制器用于通过第一同步参数对第一时钟信号和第二时钟信号进行同步；对第二存储模组进行读写时，控制器用于通过第一同步参数，对第一时钟信号和第二时钟信号进行第一同步，以及，存储器用于通过第二延迟电路和第二同步参数，对第一时钟信号和第二时钟信号进行第二同步。本申请可以通过时钟同步的叠加降低时钟同步复杂度。
  • 数据读写电路方法设备
  • [发明专利]一种信号采样电路以及半导体存储器-CN202210291439.9在审
  • 黄泽群 - 长鑫存储技术有限公司
  • 2022-03-23 - 2023-10-03 - G11C11/4063
  • 本公开实施例提供了一种信号采样电路以及半导体存储器，该信号采样电路包括：信号输入电路，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；时钟处理电路，用于根据第一时钟信号对待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；片选控制电路，用于根据第一时钟信号对待处理片选信号进行采样处理，得到中间片选信号，以及对中间片选信号、待处理片选信号和待处理指令信号进行逻辑运算，得到指令译码信号；输出采样电路，用于根据片选时钟信号对指令译码信号进行采样处理，得到目标指令信号。这样，该信号采样电路可以提升指令译码的准确度。
  • 一种信号采样电路以及半导体存储器
  • [发明专利]感测放大电路结构及存储器-CN202310251701.1有效
  • 白文琦 - 长鑫存储技术有限公司
  • 2023-03-16 - 2023-09-26 - G11C11/4063
  • 本公开涉及一种感测放大电路结构及存储器，感测放大电路结构包括：第一N型晶体管连接位线、第一电源节点和互补放大位线；第二N型晶体管连接互补位线、第一电源节点和放大位线；第一P型晶体管连接放大位线、第二电源节点和互补放大位线；第二P型晶体管连接互补放大位线、第二电源节点和放大位线；其中，第一隔离晶体管连接位线和放大位线；第二隔离晶体管连接互补位线和互补放大位线；第一隔离晶体管和第二隔离晶体管的栅极氧化层厚度大于第一N型晶体管和第二N型晶体管的栅极氧化层厚度。
  • 放大电路结构存储器
  • [发明专利]存储器-CN202010988666.8有效
  • 尚为兵;李红文;张良;冀康灵;池性洙;吴道训;汪瑛 - 长鑫存储技术有限公司
  • 2020-09-18 - 2023-09-15 - G11C11/4063
  • 本发明实施例提供一种存储器，包括存储块，所述存储块包括U存储子块和V存储子块，其特征在于，包括：第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。本发明实施例改善了存储器的检错纠错能力。
  • 存储器
  • [发明专利]数据读出电路、数据读出方法和存储器-CN202210203723.6在审
  • 武贤君;尚为兵 - 长鑫存储技术有限公司
  • 2022-03-03 - 2023-09-12 - G11C11/4063
  • 本公开涉及半导体电路设计领域，特别涉及一种数据读出电路、数据读出方法和存储器，包括：延时生成模块，基于初始抓取信号和每一存储区域的数据传输延迟，生成每一存储区域的子抓取信号，并基于所有子抓取信号生成抓取使能信号；读写控制模块接收到每一存储区域从全局数据线传输的数据的时间和接收到对应于存储区域的子抓取信号的时间之间的时间间距满足预设范围；读写控制模块基于抓取使能信号，将全局数据线上的数据读出至数据总线；全局数据线基于列选择信号通过列译码模块将存储区域的数据读出，以优化DRAM的tCCD。
  • 数据读出电路方法存储器
  • [发明专利]数据写入电路、数据写入方法存储器-CN202210203725.5在审
  • 武贤君;尚为兵 - 长鑫存储技术有限公司
  • 2022-03-03 - 2023-09-12 - G11C11/4063
  • 本公开涉及半导体电路设计领域，特别涉及一种数据写入电路、数据写入方法存储器，包括：延时生成模块，基于初始抓取信号和每一存储区域的数据传输延迟，生成每一存储区域的子抓取信号，并基于所有子抓取信号生成抓取使能信号；每一存储区域的接收到全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距满足预设范围；读写控制模块基于抓取使能信号，将数据总线上的数据写入全局数据线；全局数据线基于列选择信号通过列译码模块将数据传输至存储区域，以优化DRAM的tCCD。
  • 数据写入电路方法存储器
  • [发明专利]休眠控制方式和休眠控制电路-CN202210174059.7在审
  • 陶宇峰 - 长鑫存储技术有限公司
  • 2022-02-24 - 2023-09-05 - G11C11/4063
  • 本公开涉及半导体电路设计领域，特别涉及一种休眠控制方式和休眠控制电路，包括：数据传输电路包括：至少两个数据传输结构；每一数据传输结构包括存储传输端、总线传输端和交互传输端，其中，存储传输端用于连接存储区域，总线传输端用于连接数据总线，交互传输端用于连接另一数据传输结构；在休眠阶段，向数据总线传输休眠数据；导通总线传输端和存储传输端，导通交互传输端的发送端，并关闭交互传输端的接收端，以使得从总线传输端输入的数据，通过存储传输端和交互传输端输出；从而实现对数据传输结构进行休眠的同时，避免数据传输结构的输入数据时序混乱。
  • 休眠控制方式控制电路
  • [发明专利]集成组合件-CN201910480155.2有效
  • S·J·德尔纳;C·L·英戈尔斯 - 美光科技公司
  • 2019-06-04 - 2023-08-29 - G11C11/4063
  • 本申请涉及包括垂直堆叠式存储器阵列层及折叠式数字线连接的集成组合件。一些实施例包含具有含感测放大器电路的基底的集成组合件。第一层在所述基底之上，且包含第一存储器单元的第一阵列。第二层在所述第一层之上，且包含第二存储器单元的第二阵列。第一数字线与所述第一阵列相关联，且第二数字线与所述第二阵列相关联。所述第一及第二数字线通过所述感测放大器电路彼此比较地耦合。
  • 集成组合
  • [发明专利]动态随机存取存储器阵列电路-CN202310485805.9在审
  • 潘立阳;谢翔;黄焘 - 北京超弦存储器研究院;清华大学
  • 2023-04-28 - 2023-08-22 - G11C11/4063
  • 本公开提供了一种动态随机存取存储器(DRAM)阵列电路。根据本公开的DRAM阵列电路包括N行M列动态随机存取存储器单元电路，M和N是大于零的自然数，其中动态随机存取存储器单元电路中的每一个包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；和存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到读取字线，并且其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM阵列电路可以延长数据存储时间，进而减少由于刷新操作而中断的频率，降低整体电路的功耗。
  • 动态随机存取存储器阵列电路
友情链接：交换友情链接需要网站权重大于4，网站收录10W以上，如符合条件，请联系QQ：76009968。

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

版权所有钻瓜科技（天津）有限公司津ICP备15000985号津公网安备 12019202000206号http://www.vipzhuanli.com/公布日期
咨询在线客服咨询在线客服
tel code back_top