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[发明专利]一种存储器、电子设备-CN202210204785.9在审
发明人：焦慧芳;王敬元璋;范鲁明;孙清清;李向辉 -专利权人：华为技术有限公司;复旦大学
申请日： 2022-03-03 - 公布日： 2023-09-15 - 主分类号： H10B43/35 文献下载
摘要：本申请实施例提供一种具有TFET的存储器，以及具有该TFET的存储器的电子设备。涉及存储器技术领域。不仅可以实现低功耗操作，还可以提升存储器的使用可靠性。该存储器包括具有掺杂类型相同的第一掺杂区和第二掺杂区的衬底，衬底上具有存储单元，该存储单元不仅包括存储部分，还包括位于存储部分两侧的选通管和隧穿场效应晶体管TFET，且存储部分的控制栅和隧穿场效应晶体管TFET的控制栅是绝缘的，以及，存储部分的控制栅和选通管的控制栅是绝缘的。这样，可以降低存储单元的栅介质层被击穿的几率，从而，提升存储器的使用可靠性，以及耐用性。
一种存储器电子设备

[发明专利]具有高深宽比的通孔的电子器件及其形成方法、电子设备-CN202180086462.8在审
发明人：范鲁明;焦慧芳;李檀;应成伟;王敬元璋 -专利权人：华为技术有限公司
申请日： 2021-02-09 - 公布日： 2023-09-05 - 主分类号： H10B12/00 文献下载
摘要：本申请实施例提供一种具有高深宽比的通孔的电子器件及其形成方法、电子设备，涉及电子器件技术领域，用于提供一种形成具有高深宽比的通孔的方法。该电子器件的形成方法包括：在具有第一晶体管的衬底上堆叠第一介电层；在第一介电层内开设贯通至第一晶体管的第一段通孔；在第一段通孔内的至少靠近第一段通孔的孔口的位置处填充材料，以使填充的材料形成将第一段通孔的孔口堵住的临时填充层；在第一介电层上堆叠第二介电层，该第二介电层可以与第一介电层的材料相同；在第二介电层内开设与第一段通孔相连通的第二段通孔，这里的相连通的第一段通孔和第二段通孔可以是容纳电容器的通孔，且上述的每一次开孔可以采用低深宽比的开孔工艺。
具有高深电子器件及其形成方法电子设备

[发明专利]包含有垂直柱状晶体管的芯片堆叠结构-CN202180086879.4在审
发明人： 王敬元璋;范鲁明;焦慧芳;赫然 -专利权人：华为技术有限公司
申请日： 2021-04-27 - 公布日： 2023-08-29 - 主分类号： H01L23/528 文献下载
摘要：本申请实施例提供一种包含有垂直柱状晶体管的芯片堆叠结构，涉及半导体技术领域，用于提供一种采用金属层替换了现有的与VPT电连接的重掺杂工艺制得的结构。该芯片堆叠结构包括通过键合层键合的第一芯片和第二芯片，还包括金属层，该金属层位于第二芯片的朝向第一芯片的一侧，第一芯片的第一衬底具有通过掺杂工艺形成的且为环栅的VPT结构，该VPT结构与金属层电连接。比如，当该芯片堆叠结构为存储器时，这里的金属层可以是存储器中的BL，也就是本申请的存储器采用的是metal BL，而不是重掺杂BL。
含有垂直柱状晶体管芯片堆叠结构

[发明专利]一种存储器、时序控制方法及电子设备-CN202210065884.3在审
发明人：焦慧芳;孙清清;李檀;应成伟;晁鑫;王敬元璋;范鲁明;闫鹏 -专利权人：华为技术有限公司;复旦大学
申请日： 2022-01-20 - 公布日： 2023-08-01 - 主分类号： G11C11/4074 文献下载
摘要：本申请提供一种存储器、时序控制方法及电子设备，涉及存储技术领域，用于替代传统DRAM，同时兼容DRAM的控制指令，提升操作性能。该存储器中多行多列的SFGT存储单元按照行列分布与相应的信号线、感应放大器和回写电路相耦合。该时序控制方法包括：在行激活阶段，控制目标行的SFGT存储单元对应的第一字线为高电平，控制目标行的SFGT存储单元对应多个回写控制线为高电平，控制目标行的SFGT存储单元对应多个电压线为高电平且持续一段时间后转换为低电平，以在行激活阶段执行行激活和擦除两个操作；在读写阶段，控制所述第一字线为低电平，控制所述多个回写控制线为低电平，以实现数据的读写。
一种存储器时序控制方法电子设备