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[发明专利]MOS晶体管偏移消除差分电流锁存感测放大器-CN201780058407.1有效
发明人：那太辉;宋炳圭;郑成煜;金俊培;康相赫 -专利权人：高通科技公司;延世大学大学工业基金会
申请日： 2017-09-18 - 公布日： 2023-09-22 - 主分类号： G11C7/06 文献下载
摘要：提供了用于感测差分电压的金属氧化物半导体(MOS)晶体管偏移消除(OC)零感测(ZS)死区电流锁存感测放大器(SA)(CLSA)(OCZS‑SA)。OCZS‑SA被配置为利用较小的感测放大器偏移电压来放大所接收的差分数据和参考输入电压，以在存储器位单元的不同存储状态之间提供较大的感测裕度。OCZS‑SA被配置为消除输入和补充输入晶体管的偏移电压，并且在感测阶段保持输入和补充输入晶体管处于其激活状态，使得当它们的栅极到源极电压(Vgs)低于它们各自的阈值电压时，不会在它们的“死区”中执行感测。在其他方面，感测放大器电容器被配置为在电压捕获阶段期间直接存储输入和补充输入晶体管的栅极处的数据和参考输入电压，以避免否则将利用附加感测电容器电路消耗的附加布局面积。
mos 晶体管偏移消除电流锁存感测放大器

[发明专利]磁随机存取存储器位单元中的高纵横比垂直互连存取互连-CN201780038728.5有效
发明人：鲁宇;W-C·陈;J·J·坎;康相赫 -专利权人：高通股份有限公司
申请日： 2017-05-24 - 公布日： 2023-08-15 - 主分类号： H10N50/10 文献下载
摘要：公开了磁随机存取存储器(MRAM)位单元中的高纵横比垂直互连接入(通孔)互连。在一个方面，示例性MRAM位单元包括在其中互连存取晶体管和磁隧道结(MTJ)的耦合列。耦合列跨多个互连层而设置。在一个方面，耦合列包括高纵横比通孔。在另一方面，高纵横比通孔直接连接在耦合到存取晶体管的漏极的漏极接触件与MTJ的端电极之间使得在耦合列中不提供互连线和/或互连岛。在某些方面，耦合列可以设置在互连线与相邻的互连线之间而不增加现有的互连线节距，从而允许MRAM位单元节距的减小。
随机存取存储器单元中的纵横垂直互连存取

[发明专利]为电源选通域提供减少泄漏的系统和方法-CN202180054062.9在审
发明人： G·萨姆森;F·旺;R·维兰谷迪皮查;康相赫;V·宝娜帕里 -专利权人：高通股份有限公司
申请日： 2021-09-02 - 公布日： 2023-07-28 - 主分类号： H03K17/06 文献下载
摘要：一种系统包括：第一电源；第二电源；设置在所述第一电源和逻辑电路装置之间的头部开关；使能驱动器，将所述第二电源耦合到所述头部开关的控制端子；以及电压发生器，能够被操作以：响应于所述第一电源的第一电压电平超过参考电压电平，而调节从所述第二电源到所述头部开关的所述控制端子的控制电压。
电源选通域提供减少泄漏系统方法

[发明专利]采用后侧-前侧连接结构将后侧路由耦合到前侧路由的电路、以及相关的互补金属氧化物半导体(CMOS)电路和方法-CN202180063484.2在审
发明人： H·利姆;S·S·宋;F·旺;康相赫 -专利权人：高通股份有限公司
申请日： 2021-08-02 - 公布日： 2023-06-23 - 主分类号： H01L23/48 文献下载
摘要：公开了采用后侧‑前侧连接结构将后侧路由耦合到前侧路由的电路、以及相关的互补金属氧化物半导体(CMOS)电路和方法。该电路包括与半导体器件的前侧邻近设置以提供前侧信号路由的前侧金属线。该电路还包括与半导体器件的后侧邻近设置以提供后侧信号路由的后侧金属线。以这种方式，半导体器件的后侧区域可以用于信号路由以节省面积和/或降低路由复杂性。该电路还包括后侧‑前侧连接结构，该后侧‑前侧连接结构将前侧金属线电耦合到后侧金属线，用以支持从电路的后侧到前侧的信号路由，或者反之亦然，来提供更大的路由灵活性。
采用连接结构将后侧路由耦合到前侧电路以及相关互补金属氧化物半导体

[发明专利]异构高度逻辑单元架构-CN202180063898.5在审
发明人： H·利姆;V·宝娜帕里;F·旺;康相赫 -专利权人：高通股份有限公司
申请日： 2021-07-28 - 公布日： 2023-05-30 - 主分类号： G06F30/394 文献下载
摘要：MOS IC包括相邻的晶体管逻辑的第一集合和晶体管逻辑的第二集合，每一者包括在第一方向上以相同的栅极间距延伸的共线栅极互连。晶体管逻辑的第一集合具有第一单元高度h1和在第二方向上单向延伸的第一数目的Mx层轨道，该第二方向与第一方向正交。晶体管逻辑的第二集合具有第二单元高度h2和在第二方向上单向延伸的第二数目的Mx层轨道，其中h2h1，并且第二数目的Mx层轨道大于第一数目的Mx层轨道。以下中的至少一者：高度比率hR＝h2/h1为非整数值，或者晶体管逻辑的第一集合的子集和晶体管逻辑的第二集合的子集在一个逻辑单元内。
高度逻辑单元架构

[发明专利]用于改进引脚可访问性的多位多高度单元-CN202180055195.8在审
发明人： F·旺;H·利姆;康相赫;V·宝娜帕里;S·阿罗拉 -专利权人：高通股份有限公司
申请日： 2021-08-04 - 公布日： 2023-05-02 - 主分类号： H01L27/02 文献下载
摘要：MOS IC包括MOS逻辑单元，其在第一子单元和第二子单元中分别包括第一晶体管逻辑集合和第二晶体管逻辑集合。第一晶体管逻辑集合和第二晶体管逻辑集合在功能上彼此隔离。MOS逻辑单元包括在Mx层上的第一Mx层互连件集合，第一Mx层互连件集合在第一子单元和第二子单元之上在第一方向上延伸。第一Mx层互连件集合的第一子集耦合到第一子单元中的第一晶体管逻辑集合的输入/输出，并且未连接到第二晶体管逻辑集合。第一Mx层互连件集合的第一子集中的每个Mx层互连件从第一子单元的第一晶体管逻辑集合的对应输入/输出延伸到第二子单元，并且是第一晶体管逻辑集合的对应输入/输出。
用于改进引脚访问多位多高度单元

[发明专利]采用顶侧接触件和背侧接触件用于FET的功率信号和逻辑信号的顶侧布线和背侧布线的场效应晶体管（FET）电路以及相关的互补金属氧化物半导体（CMOS）电路-CN202180054719.1在审
发明人： S·S·宋;D·沙玛;B·查瓦;H·利姆;P·冯;康相赫;金钟海;P·奇达姆巴拉姆;K·雷姆;G·纳拉帕蒂;V·宝娜帕里;F·旺 -专利权人：高通股份有限公司
申请日： 2021-07-30 - 公布日： 2023-04-25 - 主分类号： H01L23/535 文献下载
摘要：场效应晶体管(FET)电路采用顶侧接触件和背侧接触件，用于FET的功率信号和逻辑信号的顶侧布线和背侧布线。提供了一种包括FET的FET电路，该FET包括导电沟道、源极、漏极和栅极。该FET电路还包括顶侧金属接触件，该顶侧金属接触件与该FET的源极、该漏极和该栅极中的至少一者电耦合。该FET电路还包括背侧金属接触件，该背侧金属接触件与该FET的该源极、该漏极和该栅极中的至少一者电耦合。该FET电路还包括顶侧金属线和背侧金属线，该顶侧金属线和背侧金属线相应电耦合到该顶侧金属接触件和该背侧金属接触件，以向该FET提供功率布线和信号布线。还提供了包括PFET和NFET的互补金属氧化物半导体(CMOS)电路，PFET和NFET各自包括用于功率布线和信号布线的顶侧接触件和背侧接触件。
采用接触用于 fet 功率信号逻辑布线场效应晶体管电路以及相关互补金属

[发明专利]MIMCAP架构-CN202180037592.2在审
发明人： R·维兰谷迪皮查;G·雷迪;S·辛哈罗伊;S·海根;A·K·克杜鲁;K·梅迪赛蒂;康相赫 -专利权人：高通股份有限公司
申请日： 2021-05-10 - 公布日： 2023-02-03 - 主分类号： H01L27/02 文献下载
摘要：IC上的单元包括耦合到第一电压的Mx层互连件的第一集合，耦合到不同于第一电压的第二电压的Mx层互连件的第二集合，以及Mx层下方的MIM电容器结构。MIM电容器结构包括CTM、CBM和在部分CTM与部分CBM之间的绝缘体。Mx层互连件的第一集合耦合到CTM。Mx层互连件的第二集合耦合到CBM。MIM电容器结构在Mx层与Mx‑1层之间。MIM电容器结构包括多个开口。MIM电容器结构在单元内是连续的，并且延伸到单元的至少两个边缘。在一种配置中，MIM电容器结构延伸到单元的每个边缘。
mimcap 架构

[发明专利]一种磁隧道结(MTJ)器件及其制造方法-CN201780048801.7有效
发明人：朴禅度;J·J·坎;康相赫 -专利权人：高通股份有限公司
申请日： 2017-07-20 - 公布日： 2023-01-17 - 主分类号： H10N50/10 文献下载
摘要：公开的各方面包括减少或避免来自蚀刻磁隧道结(MTJ)器件的金属沉积。在一个示例中，MTJ器件的底部电极的宽度被设置为小于MTJ器件的MTJ堆叠的宽度。以这种方式，可以减少或避免底部电极的蚀刻以减少或避免由于过蚀刻MTJ器件而导致的金属再沉积以避免相邻器件之间的水平短路。在另一示例中，种子层嵌入MTJ器件的底部电极中。以这种方式，MTJ堆叠的高度减小以减少或避免由于过蚀刻MTJ器件而导致的金属再沉积。在另一示例中，MTJ器件包括底部电极中的具有的宽度也小于MTJ堆叠的宽度的嵌入种子层。
一种隧道 mtj 器件及其制造方法

[发明专利]采用具有不同磁场灵敏度的隧道磁阻(TMR)器件以提高检测灵敏度的TMR传感器-CN201880022582.X有效
发明人： W-C·陈;许华南;李夏;康相赫;N·K·M·史蒂文斯-余 -专利权人：高通股份有限公司
申请日： 2018-03-29 - 公布日： 2022-05-24 - 主分类号： G01R33/09 文献下载
摘要：公开了一种采用具有不同磁场灵敏度的TMR器件以提高检测灵敏度的隧道磁阻(TMR)传感器。例如，TMR传感器可用作生物传感器来检测生物材料的存在。在本文公开的方面中，制造TMR传感器中的至少两个TMR器件的自由层以相对于彼此显示出不同的磁特性(诸如MR比率、磁各向异性，矫顽力)，使得每个TMR器件将针对给定的杂散磁场显示出不同的电阻变化，以提高磁场检测灵敏度。例如，TMR器件可被制造为具有不同的磁特性，使得一个TMR器件在存在较小杂散磁场的情况下显示出更大的电阻变化，而另一TMR器件在存在较大杂散磁场的情况下显示出较大的电阻变化。
采用具有不同磁场灵敏度隧道磁阻 tmr 器件提高检测传感器

[发明专利]包括磁性隧道结(MTJ)器件和晶体管的比较器-CN201680047227.9有效
发明人： J·卡恩;M·拉斯托基;李康弘;康相赫 -专利权人：高通股份有限公司
申请日： 2016-07-13 - 公布日： 2021-09-07 - 主分类号： H03K3/012 文献下载
摘要：一种特定设备包括磁性隧道结(MTJ)器件和晶体管。MTJ器件和晶体管包括在比较器中，其具有与对应于MTJ器件的磁性切换点的多个转变点相关联的磁滞特性。
包括磁性隧道 mtj 器件晶体管比较

[发明专利]用于感测放大器的系统、装置和方法-CN201680017549.9有效
发明人：郑成煜;那太辉;金基苏;金俊培;康相赫 -专利权人：高通股份有限公司;工业学术合作基金会
申请日： 2016-04-01 - 公布日： 2021-09-03 - 主分类号： G11C7/06 文献下载
摘要：根据本公开的一些示例的偏移消除感测放大器可以使用双感测裕度结构和正反馈来实现更好的性能特性和读取稳定性，而无需多级操作。例如，感测放大器可以包括与第一成对的感测开关并联地交叉耦合的第二对感测开关、以及在成对的负载晶体管之前耦合在线路中的成对的退化晶体管。
用于放大器系统装置方法

[发明专利]用于执行具有多位输入矢量的矩阵计算的多级单元(MLC)非易失性(NV)存储器(NVM)矩阵电路-CN201880045785.0有效
发明人：李夏;康相赫;W-C·陈 -专利权人：高通股份有限公司
申请日： 2018-06-22 - 公布日： 2021-02-05 - 主分类号： G11C11/54 文献下载
摘要：公开了用于执行具有多位输入矢量的矩阵计算的多级单元(MLC)非易失性(NV)存储器(NVM)矩阵电路。MLC NVM矩阵电路包括多个NVM存储串电路，每个NVM存储串电路包括多个MLC NVM存储电路，每个MLC NVM存储电路包括多个NVM位单元电路，每个NVM位单元电路被配置为存储1位存储器状态。因此，每个MLC NVM存储电路根据其相应NVM位单元电路的存储器状态来存储多位存储器状态。每个NVM位单元电路包括晶体管，该晶体管的栅极节点被耦合到被配置为接收输入矢量的多个字线中的字线。MLC NVM存储电路中的给定NVM位单元电路的栅极节点的激活控制其电阻是否对耦合到相应源极线的MLC NVM存储电路的总电阻做出贡献。
用于执行具有输入矢量矩阵计算多级单元 mlc 非易失性 nv 存储器 nvm 电路

[发明专利]在不同磁阻随机存取存储器阵列中具有不同磁性隧道结的半导体管芯-CN201880055126.5在审
发明人：李夏;陈伟川;许华南;康相赫 -专利权人：高通股份有限公司
申请日： 2018-08-27 - 公布日： 2020-04-17 - 主分类号： H01L27/22 文献下载
摘要：磁性隧道结(MTJ)的能量势垒影响其写入性能，因为切换MTJ的自由层的磁定向所需要的电流的量是其能量势垒的函数。因此，通过改变半导体管芯(200)中的不同磁阻随机存取存储器(MRAM)阵列(208)中的MTJ叠层(204)的能量势垒，可以将不同的MRAM阵列用于在半导体管芯中设置的不同类型的存储器，同时仍然能够实现不同的性能指标。可以通过改变MTJ叠层的材料、高度、宽度和/或其他特性来改变能量势垒。
不同磁阻随机存取存储器阵列具有磁性隧道半导体管芯

[发明专利]用于电阻式存储器器件的电极结构-CN201680011544.5有效
发明人：鲁宇;包钧敬;李霞;康相赫 -专利权人：高通股份有限公司
申请日： 2016-01-29 - 公布日： 2020-03-06 - 主分类号： G11C11/16 文献下载
摘要：一种半导体器件包括形成在互连(104、108)上的电阻式存储器器件底部电极(118、120)。包括钴钨磷(CoWP)的、优选地通过无电沉积形成的底部电极特别适合于磁性隧道结MRAM器件(126、128)。
用于电阻存储器器件电极结构

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