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[发明专利]为电源选通域提供减少泄漏的系统和方法-CN202180054062.9在审
发明人： G·萨姆森;F·旺;R·维兰谷迪皮查;康相赫;V·宝娜帕里 -专利权人：高通股份有限公司
申请日： 2021-09-02 - 公布日： 2023-07-28 - 主分类号： H03K17/06 文献下载
摘要：一种系统包括：第一电源；第二电源；设置在所述第一电源和逻辑电路装置之间的头部开关；使能驱动器，将所述第二电源耦合到所述头部开关的控制端子；以及电压发生器，能够被操作以：响应于所述第一电源的第一电压电平超过参考电压电平，而调节从所述第二电源到所述头部开关的所述控制端子的控制电压。
电源选通域提供减少泄漏系统方法

[发明专利]用于减少寄生电阻的标准单元架构-CN201780037498.0有效
发明人：陈向东;H·B·林;S·萨哈;V·宝娜帕里 -专利权人：高通股份有限公司
申请日： 2017-06-09 - 公布日： 2023-06-20 - 主分类号： H01L27/02 文献下载
摘要：一种MOS IC(300)包括在第一标准单元(302a)中的第一接触互连(330)，第一接触互连(330)以第一方向延伸并且接触第一MOS晶体管源极(310)和电压源。此外，MOS IC包括沿着第一边界(344)以第一标准单元和第二标准单元(302b)的第一方向延伸的第一双扩散中断。MOS IC还包括在第一双扩散中断的一部分上延伸的第二接触互连(360)。在一方面，第二接触互连在第一标准单元和第二标准单元两者内，并且耦合到电压源。另外，MOS IC包括以与第一方向正交的第二方向延伸并且将第一接触互连和第二接触互连耦合在一起的第三接触互连。
用于减少寄生电阻标准单元架构

[发明专利]用于高速存储器子系统的脉冲扩展器时钟发生器电路和方法-CN201780074593.8有效
发明人： D·库玛;V·纳拉亚南;B·扎法尔;S·H·拉索利;V·宝娜帕里 -专利权人：高通股份有限公司
申请日： 2017-11-06 - 公布日： 2023-06-09 - 主分类号： G11C7/22 文献下载
摘要：所提供的装置包括存储器。存储器被配置为接收存储器时钟。该装置还包括单级逻辑门，其被配置为从参考时钟生成存储器时钟。存储器时钟是门控时钟。附加地，存储器时钟具有比参考时钟更宽的脉冲宽度。在示例中，单级逻辑门包括：被配置为上拉存储器时钟的上拉电路，以及被耦合以下拉存储器时钟的下拉电路。在示例中，上拉电路和下拉电路被配置为由参考时钟、经延迟参考时钟和选通信号控制。示例还包括延迟电路，其被配置为从参考时钟生成经延迟参考时钟。示例还包括被配置为生成选通信号的锁存器。
用于高速存储器子系统脉冲扩展时钟发生器电路方法

[发明专利]异构高度逻辑单元架构-CN202180063898.5在审
发明人： H·利姆;V·宝娜帕里;F·旺;康相赫 -专利权人：高通股份有限公司
申请日： 2021-07-28 - 公布日： 2023-05-30 - 主分类号： G06F30/394 文献下载
摘要：MOS IC包括相邻的晶体管逻辑的第一集合和晶体管逻辑的第二集合，每一者包括在第一方向上以相同的栅极间距延伸的共线栅极互连。晶体管逻辑的第一集合具有第一单元高度h1和在第二方向上单向延伸的第一数目的Mx层轨道，该第二方向与第一方向正交。晶体管逻辑的第二集合具有第二单元高度h2和在第二方向上单向延伸的第二数目的Mx层轨道，其中h2h1，并且第二数目的Mx层轨道大于第一数目的Mx层轨道。以下中的至少一者：高度比率hR＝h2/h1为非整数值，或者晶体管逻辑的第一集合的子集和晶体管逻辑的第二集合的子集在一个逻辑单元内。
高度逻辑单元架构

[发明专利]用于改进引脚可访问性的多位多高度单元-CN202180055195.8在审
发明人： F·旺;H·利姆;康相赫;V·宝娜帕里;S·阿罗拉 -专利权人：高通股份有限公司
申请日： 2021-08-04 - 公布日： 2023-05-02 - 主分类号： H01L27/02 文献下载
摘要：MOS IC包括MOS逻辑单元，其在第一子单元和第二子单元中分别包括第一晶体管逻辑集合和第二晶体管逻辑集合。第一晶体管逻辑集合和第二晶体管逻辑集合在功能上彼此隔离。MOS逻辑单元包括在Mx层上的第一Mx层互连件集合，第一Mx层互连件集合在第一子单元和第二子单元之上在第一方向上延伸。第一Mx层互连件集合的第一子集耦合到第一子单元中的第一晶体管逻辑集合的输入/输出，并且未连接到第二晶体管逻辑集合。第一Mx层互连件集合的第一子集中的每个Mx层互连件从第一子单元的第一晶体管逻辑集合的对应输入/输出延伸到第二子单元，并且是第一晶体管逻辑集合的对应输入/输出。
用于改进引脚访问多位多高度单元

[发明专利]采用顶侧接触件和背侧接触件用于FET的功率信号和逻辑信号的顶侧布线和背侧布线的场效应晶体管（FET）电路以及相关的互补金属氧化物半导体（CMOS）电路-CN202180054719.1在审
发明人： S·S·宋;D·沙玛;B·查瓦;H·利姆;P·冯;康相赫;金钟海;P·奇达姆巴拉姆;K·雷姆;G·纳拉帕蒂;V·宝娜帕里;F·旺 -专利权人：高通股份有限公司
申请日： 2021-07-30 - 公布日： 2023-04-25 - 主分类号： H01L23/535 文献下载
摘要：场效应晶体管(FET)电路采用顶侧接触件和背侧接触件，用于FET的功率信号和逻辑信号的顶侧布线和背侧布线。提供了一种包括FET的FET电路，该FET包括导电沟道、源极、漏极和栅极。该FET电路还包括顶侧金属接触件，该顶侧金属接触件与该FET的源极、该漏极和该栅极中的至少一者电耦合。该FET电路还包括背侧金属接触件，该背侧金属接触件与该FET的该源极、该漏极和该栅极中的至少一者电耦合。该FET电路还包括顶侧金属线和背侧金属线，该顶侧金属线和背侧金属线相应电耦合到该顶侧金属接触件和该背侧金属接触件，以向该FET提供功率布线和信号布线。还提供了包括PFET和NFET的互补金属氧化物半导体(CMOS)电路，PFET和NFET各自包括用于功率布线和信号布线的顶侧接触件和背侧接触件。
采用接触用于 fet 功率信号逻辑布线场效应晶体管电路以及相关互补金属

[发明专利]低功率存储器-CN202080028722.1在审
发明人：郑春明;金基中;晶昌镐;V·宝娜帕里 -专利权人：高通股份有限公司
申请日： 2020-04-16 - 公布日： 2021-11-30 - 主分类号： G11C11/419 文献下载
摘要：电荷转移晶体管耦合在位线与用于感测放大器的感测节点之间。在读取操作期间，电荷转移驱动器驱动电荷转移晶体管的栅极电压以控制电荷转移晶体管在电荷转移时段期间是否导通。在电荷转移时段之前，位单元耦合到位线以将位单元影响电压驱动到位线上。电荷转移驱动器驱动栅极电压，使得电荷转移晶体管仅在位单元影响电压等于位线的预充电电压时导通。
功率存储器

[发明专利]用于高性能标准单元的多过孔结构-CN202010978925.9在审
发明人： S·萨哈;X·陈;V·宝娜帕里;H·利姆;M·马拉布里;M·古普塔 -专利权人：高通股份有限公司
申请日： 2017-12-08 - 公布日： 2020-12-15 - 主分类号： H01L23/522 文献下载
摘要：一种用于高性能标准单元的多过孔结构。一种IC的MOS器件，包括pMOS和nMOS晶体管。MOS器件进一步包括：第一Mx层互连，其沿第一方向延伸并且将pMOS和nMOS晶体管漏极耦合在一起；以及第二Mx层互连，其沿第一方向延伸并且将pMOS和nMOS晶体管漏极耦合在一起。第一和第二Mx层互连是平行的。MOS器件进一步包括沿与第一方向正交的第二方向延伸的第一Mx+1层互连。第一Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。MOS器件进一步包括沿第二方向延伸的第二Mx+1层互连。第二Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。第二Mx+1层互连与第一Mx+1层互连平行。
用于性能标准单元结构

[发明专利]用于高性能标准单元的多过孔结构-CN201780075100.2有效
发明人： S·萨哈;X·陈;V·宝娜帕里;H·利姆;M·马拉布里;M·古普塔 -专利权人：高通股份有限公司
申请日： 2017-12-08 - 公布日： 2020-10-13 - 主分类号： H01L27/02 文献下载
摘要：一种IC的MOS器件，包括pMOS和nMOS晶体管。MOS器件进一步包括：第一Mx层互连，其沿第一方向延伸并且将pMOS和nMOS晶体管漏极耦合在一起；以及第二Mx层互连，其沿第一方向延伸并且将pMOS和nMOS晶体管漏极耦合在一起。第一和第二Mx层互连是平行的。MOS器件进一步包括沿与第一方向正交的第二方向延伸的第一Mx+1层互连。第一Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。MOS器件进一步包括沿第二方向延伸的第二Mx+1层互连。第二Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。第二Mx+1层互连与第一Mx+1层互连平行。
用于性能标准单元结构

[发明专利]利用高密度金属布线的技术中的高性能单元设计-CN201880059890.X在审
发明人： R·希里玛斯;H·利姆;F·旺;X·陈;V·宝娜帕里 -专利权人：高通股份有限公司
申请日： 2018-08-27 - 公布日： 2020-05-01 - 主分类号： H01L27/02 文献下载
摘要：在某些方面，一种半导体管芯包括第一掺杂区、第二掺杂区和由第一中间线(MOL)层形成的互连件，其中互连件将第一掺杂区电耦合到第二掺杂区。半导体管芯还包括由第一互连金属层形成的第一金属线和将互连件电耦合到第一金属线的第一通孔。
利用高密度金属布线技术中的性能单元设计

[发明专利]数字功率复用器-CN201880045669.9在审
发明人： V·纳拉亚南;D·库玛;R·维兰谷迪皮查;V·宝娜帕里 -专利权人：高通股份有限公司
申请日： 2018-06-15 - 公布日： 2020-03-06 - 主分类号： G06F1/26 文献下载
摘要：一种功率复用器包括：第一支路，包括与第二晶体管串联耦合在第一电源与功率输出之间的第一晶体管；第二支路，包括与第四晶体管串联耦合在第二电源与功率输出之间的第三晶体管；控制器，被配置为向第一支路和第二支路选择性地确立和解除确立控制信号；第一电压电平移位器，耦合在第二晶体管与控制器之间；以及第二电压电平移位器，耦合在第三晶体管与控制器之间。
数字功率复用器

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