[发明专利]半导体器件及制造其的方法

说明书

一种半导体器件包括：衬底；n型晶体管，其包括置于衬底上的第一结区域、置于第一结区域上的第一沟道区域、置于第一沟道区域上的第二结区域、以及至少部分地围绕第一沟道区域的第一栅极堆叠；以及p型晶体管，其包括置于衬底上的第三结区域、置于第三结区域上的第二沟道区域、置于第二沟道区域上的第四结区域、以及至少部分地围绕第二沟道区域的第二栅极堆叠，其中第一沟道区域和第二沟道区域是外延沟道层。

技术领域

本发明构思涉及半导体器件及制造其的方法。

背景技术

半导体器件具有诸如小尺寸、多功能性和/或低制造成本的特性，从而被用于许多电子行业中。半导体器件可以包括存储数据的存储器件、计算-处理数据的逻辑元件、能够同时执行各种功能的混合元件等。

由于电子工业的高度发展，半导体器件可以被高度集成，使得半导体器件变得小或精细，并且已经进行了各种研究以便在衬底的有限区域内集成更多诸如晶体管的器件。为了减小一个晶体管所占据的衬底的面积，已经提出了具有安装在衬底上的垂直半导体沟道的各种晶体管结构。

该背景技术部分中公开的以上信息仅用于增强对本发明构思的背景的理解，并且可以包含不构成在该国中已为本领域普通技术人员所知的现有技术的信息。

发明内容

当具有垂直半导体沟道的晶体管被形成以便允许更高的器件集成度时，形成结的工艺会变得更加复杂。本发明构思提供了其工艺管理更容易的半导体器件及制造其的方法。

本发明构思的一示例实施方式提供了一种半导体器件，其包括：衬底；n型晶体管，其包括置于衬底上的第一结区域、置于第一结区域上的第一沟道区域、置于第一沟道区域上的第二结区域、以及至少部分地围绕第一沟道区域的第一栅极堆叠；以及p型晶体管，其包括置于衬底上的第三结区域、置于第三结区域上的第二沟道区域、置于第二沟道区域上的第四结区域、以及至少部分地围绕第二沟道区域的第二栅极堆叠，其中第一沟道区域和第二沟道区域是外延沟道层。

本发明构思的另一示例实施方式提供了一种制造半导体器件的方法，该方法包括：通过将离子注入到衬底的上表面而形成第一掺杂层；通过外延方法在第一掺杂层上形成第一沟道层；通过将离子注入到第一沟道层的上表面而形成第二掺杂层；通过蚀刻第一掺杂层、第一沟道层和第二掺杂层而形成顺序地置于衬底上的第一结区域、第一沟道区域和第二结区域；以及将第一栅极堆叠形成为至少部分地围绕第一沟道区域，其中第一掺杂层和第二掺杂层具有相同的导电类型。

根据本发明构思的一些示例实施方式，一种制造半导体器件的方法包括：形成顺序地堆叠在衬底上的第一掺杂层、外延沟道层和第二掺杂层；分别蚀刻第二掺杂层、外延沟道层和第一掺杂层以限定第二结区域、第一沟道区域和第一结区域；以及响应于该蚀刻，在第一结区域与第二结区域之间的第一沟道区域上形成第一栅极堆叠。

根据本发明构思的一些示例实施方式，一种制造半导体器件的方法包括：在衬底上形成n型晶体管，n型晶体管包括第一结区域、在第一结区域上的第一沟道区域、以及在第一沟道区域上的第二结区域；以及邻近n型晶体管在衬底上形成p型晶体管，p型晶体管包括第三结区域、在第三结区域上的第二沟道区域、以及在第二沟道区域上的第四结区域。第一沟道区域和第二沟道区域是外延层。

根据本发明构思的示例实施方式，下结区域和上结区域在沟道的形成之前被形成，使得可以获得稳定的半导体器件特性。

此外，沟道层通过使用非选择性外延工艺被形成，使得可以容易地实现CMOS晶体管的集合工艺(collective process)。

附图说明

图1是示出根据一示例实施方式的晶体管的剖视图。

图2是示出包括图1的晶体管的CMOS晶体管的剖视图。

图3是示出图2的CMOS晶体管的一修改CMOS晶体管的剖视图。