[发明专利]低电阻低泄漏器件

权利要求书

1.一种异质结半导体器件，包括：

衬底；

设置在所述衬底上的多层结构，所述多层结构包括：

包括第一半导体的第一层，其设置在所述衬底之上；

包括第二半导体的第二层，其设置在所述第一层之上，以定义所述第一层与所述第二层之间的界面，其中所述第二半导体不同于所述第一半导体，以使得二维电子气在邻近所述界面处形成；

第一端子，其电耦接到所述第一层与所述第二层之间的界面的第一区域；以及

第二端子，其电耦接到所述第一层与所述第二层之间的界面的第二区域；以及

导电沟道，其包括位于底部和侧壁的注入区域，其中所述导电沟道填充有金属且所述导电沟道连接所述第二端子和所述第一层的区域，以使得电荷能够在所述第二端子和所述第一层之间流动；

所述注入区域位于所述异质结半导体器件的所述第一层的耗尽边缘下方，且不接触所述第二层。

2.根据权利要求1所述的异质结半导体器件，其中所述导电沟道具有不同于所述第二端子的导电率。

3.根据权利要求1所述的异质结半导体器件，其中所述导电沟道包括所述第一层的包含缺陷的区域，所述缺陷由一种或多种非掺杂元素的注入引起。

4.根据权利要求1所述的异质结半导体器件，其中，针对p型氮化镓(GaN)层使用元素Mg、Cr和Zn中的一种对所述底部和所述侧壁进行离子注入；针对n型氮化镓(GaN)层使用元素Si、Be和He中的一种对所述底部和所述侧壁进行离子注入。

5.根据权利要求1所述的异质结半导体器件，其中所述导电沟道在所述第二端子的区域内并位于所述第二端子的下方。

6.根据权利要求1所述的异质结半导体器件，其中所述导电沟道位于所述第二端子的下方并部分地朝向所述第一端子延伸。

7.根据权利要求1所述的异质结半导体器件，其中所述异质结半导体器件包括钝化层，所述钝化层包括设置在所述第二层之上的半导体钝化层。

8.根据权利要求1所述的异质结半导体器件，其中所述第一半导体是第一III-V半导体，所述第二半导体是第二III-V半导体。

9.根据权利要求1所述的异质结半导体器件，其中所述第一层包括氮化镓。

10.根据权利要求1所述的异质结半导体器件，其中所述第二层包括氮化铝镓。

11.根据权利要求1所述的异质结半导体器件，其中所述第一端子与所述异质结半导体器件的所述电耦接包括与所述第二层的肖特基接触，所述第二端子与所述异质结半导体器件的所述电耦接包括与所述第二层的欧姆接触，以使得所述器件被配置为包括肖特基二极管。

12.根据权利要求1所述的异质结半导体器件，还包括第三端子，其电耦接到所述异质结半导体器件的第三区域，以使得所述第一端子位于所述第二端子和所述第三端子之间。

13.根据权利要求7所述的异质结半导体器件，还包括第三端子，其电耦接到所述异质结半导体器件的第三区域，以使得所述第一端子位于所述第二端子和所述第三端子之间。

14.根据权利要求12所述的异质结半导体器件，其中：

所述第三端子包括源极端子；

所述第二端子包括漏极端子；

所述第一端子包括栅极端子；

由此，所述异质结半导体器件被配置为包括高电子迁移率晶体管。