[发明专利]形成用于半导体器件的纳米片堆叠件的方法

说明书

提供了一种形成用于半导体器件的纳米片堆叠件的方法，所述方法包括：在底层上形成多个牺牲层和至少一个沟道层的堆叠件，其中，牺牲层与底层接触，每个沟道层与牺牲层中的至少一个接触，牺牲层由SiGe形成，所述至少一个沟道层由Si形成；在所述堆叠件中形成至少一个源极/漏极沟槽区域以暴露SiGe牺牲层的表面和所述至少一个Si沟道层的表面；在湿氧或者臭氧和UV的环境中氧化SiGe牺牲层的暴露的表面和所述至少一个Si层的暴露的表面。

本专利申请要求于2016年5月23日提交的第62/340,467号美国临时专利申请和于2016年9月26日提交的第15/276,784号美国专利申请的优先权，所述申请的公开通过引用全部包含于此。

技术领域

本发明构思涉及形成纳米片堆叠件的方法，更具体地讲，涉及形成用于半导体器件的纳米片堆叠件的方法。

背景技术

使用纳米片(NS)和纳米线(NW)沟道层形成的场效应晶体管(FET)可以包括位于沟道层的一端或者两端处的内部间隔物。内部间隔物可以用于减小最终的栅极结构与源极/漏极(SD)区域之间的寄生电容。通常在蚀刻纳米片层的竖直堆叠件(由牺牲层和沟道层的堆叠件组成)中的SD沟槽区域之后，然后通过对沟道层选择性的蚀刻工艺来在牺牲层中形成期望凹穴宽度的横向凹穴，来形成内部间隔物。然后通过电介质沉积和蚀刻工艺再填充横向凹穴。

对于具有牺牲层的nFET和pFET器件两者，存在与使用常规电介质沉积和蚀刻工艺以形成内部间隔物相关的挑战。第一个这样的挑战是在牺牲层中提供可控的横向凹穴宽度。例如，在凹穴的宽度可以为大的(即约4nm至约10nm的数量级)的情况下，用于形成横向凹穴的蚀刻工艺(湿法或干法)会导致高堆叠件内的纳米片层内的不同牺牲层的凹穴的宽度的可变性。

另一个挑战是，如果使用沉积工艺来填充凹穴区域以形成内部间隔件，则沉积材料也可沿着在SD沟槽区域内暴露的竖直侧壁沉积，由此需要将沉积材料从暴露的竖直侧壁去除的蚀刻工艺。沉积材料的蚀刻工艺(其也可以是约4nm至约10nm厚的数量级)会导致所形成的内部间隔物的净宽度的附加可变性。

在内部间隔物的形成期间，第三个挑战可能是减少有害的应力，已经在竖直堆叠件中蚀刻SD沟槽区域之后应力可能已经存在于纳米片层中，其中更大的(有害的)应力降低对应于用于内部间隔物的牺牲层中的更大的横向凹穴宽度。例如，由压缩应变SiGe牺牲层产生的Si沟道nFET的拉伸应变可以由于SiGe牺牲层的凹穴部分而显著减小。即，由SiGe牺牲层中的内部间隔物凹穴产生的自由空间可以引起对于约4nm至约8nm凹穴宽度的高达约50％的应变损失的减少。对于pFET型器件可能出现类似的应变减小情况。

第四个挑战涉及可能在纳米片堆叠件之间的紧密的纳米片间间隔(INS)和/或沟道层之间的小竖直间隔(VSP)的情况下形成的接缝。即，对于紧密的INS，如果沉积的内部间隔物厚度大于INS，则在蚀刻的SD沟槽区域的中心内可能形成接缝。类似地，对于约5nm厚的内部间隔物凹穴且例如约10nm(即，牺牲SiGe层厚度)的竖直间隔VSP，可能在内部间隔物内部形成接缝。如果任何类型的接缝对于可用于形成NS/NW FET器件的后续工艺并且最终对于NS/NW FET器件而言带来高可变性和可靠性问题，则任何类型的接缝可能是不期望的。

发明内容

示例实施例提供了一种形成用于半导体器件的纳米片堆叠件的方法，所述方法包括：在底层上形成多个牺牲层和至少一个沟道层的堆叠件，其中，牺牲层可以与底层接触，每个沟道层可以设置在两个牺牲层之间并与两个牺牲层接触，牺牲层可以由SiGe形成，并且沟道层中的所述至少一个可以由Si形成；在所述堆叠件中形成至少一个源极/漏极沟槽区域以暴露SiGe牺牲层的表面和所述至少一个Si沟道层的表面；以及在湿氧或者臭氧和UV的环境中氧化SiGe牺牲层的暴露表面和所述至少一个Si层的暴露表面。在一个实施例中，可以去除氧化的Si沟道层和相应量的氧化的SiGe牺牲层。在一个实施例中，SiGe牺牲层包括至少约25％Ge的Ge百分比。