[发明专利]基于硅衬底高介电常数的栅介质材料及其制备方法

说明书

技术领域

本发明属于半导体材料技术领域，特别涉及一种基于硅衬底高介电常数的栅介质材料及其制备方法，可用于制造金属氧化物半导体场效应晶体管的栅电介质膜。

背景技术

随着集成电路的集成度不断减小，金属氧化物半导体场效应晶体管MOSFET的尺寸不断减小，相应的栅氧化物厚度也不断减小。截止到2008年，57nm的光刻技术已经趋于成熟，在高性能的场效应晶体管器件中作为栅电介质膜的SiO₂层的厚度已减至1nm以下，预计到2014年，栅长度将减少到0.011μm，对应的等效氧化层厚度EOT应达到50-100nm，即仅为几个原子层的间距。随着氧化物厚度的不断减少，由电子隧穿引起的漏电呈指数增长，由此引起的高功耗和可靠性问题越来越严峻，同时过薄的栅氧化物也不足以挡住栅介质和衬底中杂质的扩散，造成阈值电压漂移，影响器件性能。高介电常数材料因其性能优越的特点，在保持电容密度不变的同时栅介质可以有较大的厚度，从而进而进一步缩小等效氧化层厚度，解决了SiO₂因为接近物理厚度极限而产生的问题。

作为高介电常数材料，稀土氧化物中最具代表性的La系化合物，如La₂O₃、LaAlO₃、HfLaO_x和LaLuO₃等其电学性能优越，拥有强大的尽带宽度、高的电击穿强度、较高的介电常数和良好的热稳定性，其等效氧化层厚度可以做到1nm以下，将成为下一代最有希望的高介电常数材料之一。但是这些材料在淀积过程中会不可避免的生成La₂O₃，由于La₂O₃具有强烈的吸湿性，最终会生成La(OH)₃等低介电常数的氢氧化合物，影响器件的性能，更主要的是增加了漏电流的大小和破坏了薄膜表面的平整性。

其次由于La在Si衬底中的高扩散系数，会很容易形成低介电常数界面层的生长，这样就会增大等效氧化层厚度、栅极漏电流和界面态密度。而传统的直接氧化衬底材料的方法，在衬底表面会生成低缺陷的自然氧化物，在Si衬底上氧化生成的SiO₂虽然可以在一定程度上阻止La向衬底的扩散，但是其介电常数比较低，会影响整体介质材料的介电常数。

另一方面作为传统的金属氧化物淀积工艺，金属有机化合物化学气相淀积MOCVD、分子束外延生长MBE等工艺所生长出的栅介质材料台阶覆盖性不好，表面粗糙度较大导致薄膜界面质量不好，这会严重影响薄膜的总体质量，从而影响器件的可靠性，而且其生长温度较高也不顺应半导体产业向更低的热预算发展的趋势。

发明内容

本发明的目的在于针对上述已有技术的不足，提出一种新型基于硅衬底高介电常数的栅介质材料及其制备方法，以增大栅介质的介电常数，减小介质表面的粗糙度，从而提高器件的可靠性。

为实现上述目的，本发明的栅介质材料包括：自下而上包括阻挡层1和La基高介

电常数薄膜2，其特征在于：

La基高介电常数薄膜2的上面增加有Al₂O₃保护层3，以降低在淀积La基高介电常数薄膜2过程中所形成的La₂O₃与空气中的水汽反应速度；

阻挡层1采用厚度为0.5-3nm的Al₂O₃。

所述Al₂O₃保护层3的厚度为1-5nm。

所述的La基高介电常数薄膜2的厚度为1-10nm。

为实现上述目的，本发明的栅介质材料制作方法，包括如下步骤：

(1)对Si衬底进行清洗；

(2)将清洗后的Si衬底放入原子层淀积设备反应腔；

(3)采用原子层淀积方法在Si衬底上淀积Al₂O₃阻挡层：

3a)将原子层淀积设备腔体的压强抽真空至9-20hPa，温度加热到300℃-400℃；

3b)在Si衬底上淀积时间为0.1-5秒的一个三甲基铝脉冲，生成Al-O-Al-CH₃^*和CH₄；

3c)对未能成功在Si衬底上淀积的三甲基铝和淀积饱和后未能参与淀积的三甲基铝及淀积过程中所生成的CH₄进行吹洗；