[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种减少半导体器件的嵌入式锗硅区域的结漏电的方法。

背景技术

为了使采用50nm以下节点工艺制造的半导体器件具有良好的性能，在所述半导体器件的源/漏区和沟道区之间应形成超浅结。对于所述半导体器件的PMOS部分而言，通常在PMOS部分的源/漏区形成嵌入式锗硅来提高PMOS部分的沟道区的载流子迁移率，以进一步提升所述半导体器件的性能。

所述嵌入式锗硅通常为∑状，其采用如下工艺步骤形成：首先，需要联合采用干法蚀刻和湿法蚀刻在半导体衬底的将要形成源/漏区的部分形成∑状凹槽，所述干法蚀刻过程结束之后，在所述源/漏区中形成碗状或垂直凹槽；接着，利用湿法蚀刻在所述半导体衬底的不同晶向上的蚀刻速率的不同，即相对于所述半导体衬底的水平及垂直方向的蚀刻速率快，其它方向蚀刻速率慢的特点，蚀刻所述碗状或垂直凹槽，以在所述半导体衬底中形成∑状凹槽；最后，采用外延生长工艺在所述∑状凹槽中形成所述嵌入式锗硅。在所述嵌入式锗硅和所述半导体衬底相交界的区域，存在较大的结漏电，其将降低半导体器件的性能，这是不期望出现的问题。

因此，需要提出一种方法，以减小所述嵌入式锗硅和所述半导体衬底相交界的区域的结漏电，不影响半导体器件的性能。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有侧壁结构；在所述栅极结构两侧的半导体衬底中形成凹槽；在所述半导体衬底上形成一掺杂材料层，以完全覆盖所述凹槽的侧壁和底部；执行一退火过程，以形成包围所述凹槽的扩散层；去除所述掺杂材料层；在所述凹槽中形成嵌入式锗硅层。

进一步，所述凹槽呈∑状或U形。

进一步，形成所述掺杂材料层的工艺为共形沉积工艺。

进一步，所述共形沉积工艺为原子层沉积工艺或者自调整等离子沉积工艺。

进一步，所述原子层沉积工艺为激光诱导原子层沉积工艺。

进一步，所述掺杂材料层中的掺杂物质包含P型杂质。

进一步，所述P型杂质包括硼或者含硼的物质。

进一步，所述P型杂质的剂量为1.0×10¹⁵-1.0×10²¹atom/cm³。

进一步，在所述退火过程中，位于所述凹槽的侧壁和底部上的掺杂材料层中的掺杂物质向所述半导体衬底中扩散进而形成所述扩散层。

进一步，所述退火包括激光退火、峰值退火或者热退火。

进一步，所述退火的温度为600-1500℃。

进一步，采用湿法蚀刻工艺去除所述掺杂材料层。

进一步，采用外延生长工艺形成所述嵌入式锗硅层。

进一步，在形成所述嵌入式锗硅层之后，还包括执行一离子注入并退火的步骤，以在所述栅极结构两侧的半导体衬底中形成源/漏区。

进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。

进一步，所述侧壁结构包括至少一氧化物层和/或至少一氮化物层。

根据本发明，能够减小所述嵌入式锗硅和所述半导体衬底相交界的区域的结漏电，不影响半导体器件的性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1E为本发明提出的减少半导体器件的嵌入式锗硅区域的结漏电的方法的各步骤的示意性剖面图；

图2为本发明提出的减少半导体器件的嵌入式锗硅区域的结漏电的方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的减少半导体器件的嵌入式锗硅区域的结漏电的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。