[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种形成双嵌入式锗硅的方法。

背景技术

在先进半导体制程中，嵌入式锗硅是经常应用的工艺技术，其可以明显提高PMOS晶体管的电学性能。

在嵌入式锗硅工艺中，通常在PMOS的源/漏区形成∑状凹槽以用于在其中选择性外延生长嵌入式锗硅，所述∑状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。

通常的嵌入式锗硅工艺的实施过程如下：

首先，如图1A所示，提供半导体衬底100，在所述半导体衬底100上形成有栅极结构101，作为一个示例，所述栅极结构101可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。此外，作为示例，在所述半导体衬底100上还形成有位于所述栅极结构101两侧且紧靠所述栅极结构101的侧壁结构102。接下来，对所述栅极结构101两侧的半导体衬底100将要形成源/漏区的区域实施离子注入，以形成LDD结构。

接着，如图1B所示，在所述栅极结构101两侧形成紧靠所述侧壁结构102的间隙壁结构103，以形成用于蚀刻硅凹槽的窗口。接下来，通过所述窗口，在所述半导体衬底100中形成∑状凹槽104，通常采用先干法蚀刻再湿法蚀刻的工艺形成所述∑状凹槽104。

最后，如图1C所示，采用选择性外延生长工艺在所述∑状凹槽104中形成嵌入式锗硅105。

由于半导体器件的尺寸不断缩小，实施嵌入式锗硅工艺的工艺窗口也随之不断缩小，因此，通过形成具有更宽更深尺寸的嵌入式锗硅来增强作用于PMOS沟道区的应力变得十分困难。

因此，需要提出一种方法，在现有的工艺条件下，可以通过嵌入式锗硅进一步增强作用于PMOS沟道区的应力。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极结构，且所述栅极结构两侧形成有紧靠所述栅极结构的侧壁结构；在所述栅极结构之间的半导体衬底中形成硅凹槽；蚀刻所述硅凹槽，以形成第一∑状凹槽；在所述第一∑状凹槽中形成第一锗硅层；形成覆盖所述栅极结构的间隙壁结构；在所述栅极结构之间的半导体衬底中形成第二∑状凹槽；在所述第二∑状凹槽中形成第二锗硅层。

进一步，通过所述侧壁结构构成的工艺窗口来形成所述硅凹槽。

进一步，采用湿法蚀刻工艺实施所述硅凹槽的蚀刻。

进一步，所述第一∑状凹槽的深度为10-30nm。

进一步，所述第一锗硅层的锗含量为5％-20％

进一步，在形成所述第一锗硅层之后，还包括对所述栅极结构两侧的半导体衬底中将要形成源/漏区的区域实施离子注入的步骤，以形成LDD结构。

进一步，通过所述间隙壁结构构成的工艺窗口，采用先干法蚀刻再湿法蚀刻的工艺来形成所述第二∑状凹槽。

进一步，所述第二∑状凹槽的深度为50-90nm。

进一步，所述第二锗硅层的锗含量为15％-60％。

进一步，采用外延生长工艺形成所述第一锗硅层和所述第二锗硅层。

进一步，所述第一锗硅层的锗含量低于所述第二锗硅层的锗含量。

进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。

根据本发明，可以通过嵌入式锗硅进一步增强作用于PMOS沟道区的应力，还可以更好地控制器件栅极和漏极之间的叠加电容的大小。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1C为现有的嵌入式锗硅工艺的实施过程的各步骤的示意性剖面图；

图2A-图2F为本发明提出的形成双嵌入式锗硅的方法的各步骤的示意性剖面图；

图3为本发明提出的形成双嵌入式锗硅的方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成双嵌入式锗硅的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。