[发明专利]与单存储列和多存储列兼容的半导体器件

说明书

相关申请的交叉引用

本申请要求在2011年7月20日向韩国特许厅提交的韩国专利申请No.10-2011-0072076号的权益，通过引用将其公开的全部内容合并于此。

技术领域

本申请涉及存储器件和包括该存储器件的存储系统，更具体地，涉及与单存储列和多存储列兼容的存储器件和包括该存储器件的存储系统。

背景技术

诸如DRAM（动态随机存取存储器）的半导体存储器件被广泛地用作例如服务器的计算机的主存储器。主存储器的存储容量和速度需求持续提高以支持高速硬件和复杂软件。已经开发多种技术以实现海量存储器。

发明内容

本发明构思提供一种存储器件和包括该存储器件的存储系统，其中多个堆叠的存储器层根据模式信号选择性地作为单存储列或多存储列工作。根据一些实施例的存储器件包括第一存储器层和堆叠在第一存储器层上的第二存储器层。第一存储器层和第二存储器层被配置为接收至少一个地址信号和/或至少一个芯片选择信号，被配置为响应于该至少一个地址信号和/或该至少一个芯片选择信号选择性地在单存储列模式下或在双存储列模式下工作。

在一些实施例中，第一存储器层和第二存储器层是相同的类型的存储器芯片，并且第一存储器层和第二存储器层的每个包括在其中形成存储单元的核心电路单元、以及相对于存储单元形成的外围电路单元。

一些实施例规定第一存储器层和第二存储器层是不同的类型的存储器芯片，而且第一存储器层和第二存储器层的每个包括在其中形成存储单元的核心电路单元、以及相对于存储单元形成的外围电路单元。在一些实施例中，第一存储器层还包括主电路区域，其被配置为与该存储器件外部的至少一个器件进行接口连接。

一些实施例规定，第一存储器层和第二存储器层的每个包括：缓冲单元，被配置为响应于芯片识别信号接收该至少一个地址信号和/或该至少一个第一芯片选择信号；以及芯片选择地址控制单元，被配置为响应于芯片识别信号和模式信号确定是否根据该至少一个地址信号和/或该至少一个芯片选择信号选择第一存储器层和/或第二存储器层的相应的一个，并且用于产生用于确定单存储列模式或双存储列模式的至少一个芯片选择地址控制信号。在一些实施例中，该至少一个芯片选择信号包括第一芯片选择信号和第二芯片选择信号，并且使用硅通孔（TSV）将接收至少一个地址信号、第一芯片选择信号、和第二芯片选择信号的第一存储器层的缓冲单元的输出信号线电连接到提供给第二存储器层的芯片选择地址控制单元的至少一个地址信号、第一芯片选择信号、和第二芯片选择信号的信号线。

一些实施例规定，芯片选择地址控制单元包括：第一逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第一ME芯片选择地址信号；第一缓冲器，被配置为响应于模式信号的互补信号将第一ME芯片选择地址信号传送到第一节点；第二缓冲器，被配置为输入第一节点的信号并产生ME芯片选择行地址控制信号；以及第二逻辑单元，被配置为根据第一芯片选择信号、地址信号、和芯片识别信号产生第一OTHER芯片选择地址信号。芯片选择地址控制单元还可以包括：第三缓冲器，被配置为响应于模式信号的互补信号将第一OTHER芯片选择地址信号传送到第二节点；第四缓冲器，被配置为输入第二节点的信号并产生另一芯片选择行地址控制信号；第三逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第二ME芯片选择地址信号；第五缓冲器，被配置为响应于模式信号将第二ME芯片选择地址信号传送到第一节点；第四逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第二OTHER芯片选择地址信号；以及第六缓冲器，被配置为响应于模式信号将第二OTHER芯片选择地址信号传送到第二节点。

在一些实施例中，芯片选择地址控制单元还包括：第七缓冲器，当电源施加于该存储器件时被使能，而且被配置为传送第二ME芯片选择地址信号；第八缓冲器，被配置为产生第七缓冲器的输出作为ME芯片选择列地址控制信号；第九缓冲器，当电源施加于存储器件时被使能，而且被配置为传送第二OTHER芯片选择地址信号；以及第十缓冲器，被配置为产生第九缓冲器的输出作为另一芯片选择列地址控制信号。

一些实施例规定，多个存储器层以这样的方式堆叠在第二存储器层上，以使得可以选择多个存储器层在单存储列模式或多存储列模式下工作。