[发明专利]屏蔽栅极MOSFET器件中的多晶硅层间电介质

说明书

本发明提供了一种屏蔽栅极MOSFET器件中的多晶硅层间电介质。在一个总体方面中，装置可以包括设置在沿半导体的外延层内的轴排列的沟槽内的屏蔽电介质以及设置在所述屏蔽电介质内且沿所述轴排列的屏蔽电极。所述装置可以包括第一多晶硅层间电介质和第二多晶硅层间电介质，其中所述第一多晶硅层间电介质具有与垂直于所述轴的面交叉的部分，其中所述面与所述屏蔽电极交叉，所述第二多晶硅层间电介质具有与所述面交叉且设置在所述第一多晶硅层间电介质和所述屏蔽电极之间的部分。所述装置还可以包括具有设置在所述第一多晶硅层间电介质上的部分的栅极电介质。

相关申请

本申请要求在2011年3月16日提交的题为“Inter-Poly Dielectric in aShielded Gate MOSFET Device(屏蔽栅极MOSFET器件中的多晶硅层间电介质)”的美国非临时专利申请序列号13/049,655的优先权和权益，将其全部内容以引用方式并入本文中。

技术领域

本发明涉及金属氧化物半导体场效应晶体管(MOSFET)器件的多晶硅层间电介质(多晶硅间电介质，inter-poly dielectric)。

背景技术

屏蔽栅极沟槽式金属氧化物半导体场效应晶体管MOSFET器件具有的优点在于，屏蔽电极可以用于降低栅极-漏极电容(C_gd)和/或提高栅极沟槽式MOSFET器件的击穿电压。在已知的屏蔽栅极沟槽式MOSFET中，沟槽可以包括设置在栅电极下方的屏蔽电极。屏蔽电极可以通过屏蔽氧化物(例如屏蔽电介质)而与邻近的硅区域绝缘，所述屏蔽氧化物通常比围绕栅电极的栅极氧化物(例如栅极电介质)更厚。栅电极和屏蔽电极可以通过称作多晶硅层间电介质(IPD)层的电介质层而相互绝缘。IPD层通常具有足够的质量和厚度以在栅电极和屏蔽电极之间支撑所需的电压。

已知的屏蔽栅极沟槽式MOSFET器件可以具有许多缺点。首先，栅电极可以具有尖锐的底角，所述底角可以与屏蔽电极的平坦顶面一起在这些区域中导致相对高的电场。第二，用于形成IPD层的已知方法可以在沟槽之间的台面上引入氧化物层(氧化层，oxidelayer)。这种氧化物层可以在形成栅电极之后的某一时刻除去；然而，当除去这种氧化物时，可发生沿沟槽壁向下的栅极氧化物的蚀刻，这可能导致栅极短路和/或栅极漏电。其他已知技术将IPD层的形成依赖于栅极电介质的形成，由此IPD层的厚度可能限于栅极电介质厚度的设定倍数。这可能使得不能独立地优化栅极电介质和/或IPD层。因此，对与屏蔽栅极沟槽式MOSFET器件的形成相关的装置和方法存在需求以解决现有技术的不足并提供其他新且新颖的特征。

发明内容

在一个总体方面中，装置可以包括设置在沿半导体的外延层内的轴排列(对准，对齐)的沟槽内的屏蔽电介质以及设置在所述屏蔽电介质内且沿所述轴排列的屏蔽电极。所述装置可以包括第一多晶硅层间电介质和第二多晶硅层间电介质，其中所述第一多晶硅层间电介质具有与垂直于所述轴的面交叉的部分，其中所述面与所述屏蔽电极交叉，所述第二多晶硅层间电介质具有与所述面交叉且设置在所述第一多晶硅层间电介质和所述屏蔽电极之间的部分。所述装置还可以包括具有设置在所述第一多晶硅层间电介质上的部分的栅极电介质。

在另一个总体方面中，装置可以包括设置在沿半导体的外延层内的轴排列(对准，排列)的沟槽内的屏蔽电介质以及设置在所述屏蔽电介质内且沿所述轴排列的屏蔽电极。所述装置可以包括第一多晶硅层间电介质和第二多晶硅层间电介质，其中所述第一多晶硅层间电介质具有限定沿与所述屏蔽电极交叉的面排列的环的部分，其中所述面与所述轴垂直，所述第二多晶硅层间电介质具有设置在所述第一多晶硅层间电介质的所述部分与所述屏蔽电极之间的部分。所述装置还可以包括具有与所述第一多晶硅层间电介质耦接的部分的栅极电介质。