[发明专利]半导体结构及其制造方法与操作方法

说明书

技术领域

本发明是有关于半导体结构及其制造方法与操作方法，特别是有关于存储装置及其制造方法与操作方法。

背景技术

存储装置被使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度的存储装置。

由于装置临界尺寸已经降低到技术的极限，因此设计者们开发一种提高存储装置密度的方法是使用三维叠层存储装置，藉以达成更高的存储容量，同时降低每一比特的成本。然而，此种存储装置复杂的结构也使得制造方法变得复杂。此外，操作性也受到设计的限制。

发明内容

本发明是有关于一种半导体结构及其制造方法与操作方法，制造方法简单且半导体结构能以多变的方法操作。

提供一种半导体结构的操作方法。半导体结构包括衬底、第一叠层结构、介电元件、导电线、第一导电岛与一第二导电岛。第一叠层结构形成于衬底上。第一叠层结构包括交错叠层的第一导电条纹与第一绝缘条纹。第一导电条纹是通过第一绝缘条纹分开。介电元件形成于第一叠层结构上。导电线形成于介电元件上。导电线的延伸方向垂直于第一叠层结构的延伸方向。第一导电岛与第二导电岛形成于介电元件上。位于该第一叠层结构的相对侧面上的第一导电岛与第二导电岛互相分开。半导体结构的操作方法包括分别施加第一电压至第一导电岛，并施加第二电压至第二导电岛。

提供一种半导体结构的制造方法。方法包括以下步骤。形成叠层结构于衬底上。叠层结构包括多个导电条纹与多个绝缘条纹。导电条纹是通过绝缘条纹分开。形成介电元件于叠层结构上。形成导电线于介电元件上。导电线的延伸方向垂直于叠层结构的延伸方向。形成导电岛于介电元件上。位于单一个叠层结构的相对侧面上的导电岛互相分开。

提供一种半导体结构。半导体结构包括衬底、叠层结构、介电元件、导电线与导电岛。叠层结构形成于衬底上。叠层结构包括交错叠层的导电条纹与绝缘条纹。导电条纹是通过绝缘条纹分开。介电元件形成于叠层结构上。导电线形成于介电元件上。导电线的延伸方向垂直于叠层结构的延伸方向。导电岛形成于介电元件上。位于单一个叠层结构的相对侧面上的导电岛互相分开。

下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1至图9绘示半导体结构的一制造实施例。

图10绘示一实施例中半导体结构的立体图。

图11绘示一实施例的半导体结构的立体图。

图12绘示一实施例中半导体结构的上视示意图。

图13绘示半导体结构的Id-V_SSL曲线。

图14绘示半导体结构的Vt-V_inhibit曲线。

图15显示半导体结构的编程抑制特征。

图16A显示半导体结构的Vt-每次编程脉冲曲线。

图16B显示半导体结构的Vt-V_inhibit曲线。

图16C显示半导体结构的Vt-V_SSL曲线。

图17显示半导体结构的Id-Vg曲线。

图18显示半导体结构的比特数(bit-count)-S.S.曲线。

图19显示半导体结构的比特数-Vt曲线。

图20A显示阵列上视的SEM图。

图20B显示字线剖面的SEM图，其中字线(WL)的半间距(half pitch)是37.5nm，字线的刻蚀关键尺寸(ECD)是约25nm。

图20C显示位线刻的蚀关键尺寸约为30nm，其中BE-SONOS ONO被形成于位线(BL)的相对两侧边上。

【主要元件符号说明】

2：衬底

4：导电层

6：绝缘层

8：埋藏氧化层

10、12、110、112：叠层结构

14、114：导电条纹

16、116：绝缘条纹

18、218：介电元件

20、22、24、38、217、219、221、222、224：介电层

26：导电层

28：掩模层

32、34、36、134、135、136：导电线

40：介电层的上表面

42：介电元件的上表面

44、46、48：导电线的上表面

50、52：叠层结构的上表面

54：图案化的掩模层