[发明专利]半导体器件的刻蚀方法

说明书

技术领域

本发明涉及半导体器件制造技术，特别涉及一种半导体器件的刻蚀方法。

背景技术

目前，在半导体器件的后段(back-end-of-line，BEOL)工艺中，可根据不同需要在半导体衬底上生长多层金属互连层，每层金属互连层包括金属互连线和绝缘层，这就需要对上述绝缘层制造沟槽(trench)和连接孔，然后在上述沟槽和连接孔内沉积金属，沉积的金属即为金属互连线，一般选用铜作为金属互连线材料。绝缘层包括在半导体衬底上依次形成的低介电常数(Low-K)绝缘材料层，例如含有硅、氧、碳、氢元素的类似氧化物(Oxide)的黑钻石(black diamond，BD)材料；顶层(Cap layer)氧化物层，例如用正硅酸乙酯(TEOS)制备的氧化物层，或者用硅烷(SiH₄)制备的氧化物层；还包括形成于顶层氧化物层之上的氮化钛硬掩膜层，用于作为图案刻蚀时的掩膜。显然，半导体衬底上，还可以形成各种器件结构，例如形成在衬底上的有源区、隔离区，以及有源区中的晶体管的源/漏和栅极。

现有技术半导体器件的刻蚀方法包括以下步骤，下面结合图1a至图1c的剖面结构示意图进行具体说明。

步骤11、请参阅图1a，提供一半导体衬底100，所述半导体衬底100自下而上依次形成有低介电常数绝缘材料层101、顶层(cap layer)氧化物层102和氮化钛硬掩膜层103；

其中，由于氮化钛硬掩膜层103不能很好地与低介电常数绝缘材料层101结合，但是氮化钛硬掩膜层103和低介电常数绝缘材料层101都能够与顶层氧化物层102很好地结合，所以采用顶层氧化物层102作为两者的中间层，因此顶层氧化物层102是不可缺少的。

步骤12、请参阅图1b，在氮化钛硬掩膜层103的表面涂布光阻胶层，曝光显影所述光阻胶层，形成图案化的光阻胶层104，以定义沟槽和连接孔的位置；

步骤13、请参阅图1c，以图案化的光阻胶层104为掩膜，依次刻蚀所述氮化钛硬掩膜层103、顶层氧化物层102和低介电常数绝缘材料层101，形成沟槽105和连接孔106。

在现有的刻蚀工艺中，一般采用等离子体刻蚀的方法形成沟槽和连接孔，而且一般采用先制作连接孔(via first)的方法，即先制作连接孔，再制作沟槽。

进一步地，在形成沟槽和连接孔之后，需要在上述沟槽和连接孔内沉积金属，沉积的金属即为金属互连线，一般选用铜作为金属互连线材料。图1d为现有技术形成有金属互连线的半导体器件的剖面结构示意图。具体步骤为：

首先，通过物理气相沉积(PVD)方法，在沟槽的底部和侧壁上、连接孔的底部和侧壁上，溅射形成阻挡膜(图中未示)，例如由氮化钽(TaN)和钽(Ta)构成的叠层阻挡膜；上述由TaN和Ta构成的叠层阻挡膜，只是其中一种具体实施例，显然，还有多种形成阻挡膜的实现方法。

接下来，在阻挡膜的表面，通过溅射的方法形成铜种子层(seed layer)(图中未示)。

最后，通过电化学电镀(ECP)的方法在铜种子层的表面形成铜电镀层107。详细地，将形成有铜种子层的半导体，置入电镀设备的包含有铜离子的电镀液中，一般为硫酸铜等，然后将半导体器件接阴极，电镀液接阳极，并在阴极和阳极之间通电，在电场作用下，铜种子层的表面，即沟槽和连接孔的内部，就形成了铜电镀层107。

但是，随着半导体技术代的发展，沟槽和连接孔的尺寸也大大缩小，在使用上述方法对沟槽和连接孔进行刻蚀之后，具有较窄开口的沟槽或者连接孔很难通过PVD方法在其内表面形成阻挡层、铜种子层，进一步地也难于进行ECP，即导致铜填充不进去，而出现如图所示的孔洞(void)108。因此半导体器件的可靠性就比较差，出现应力迁移(SM)、电致迁移(EM)等问题，甚至导致器件失效。在应力作用下，铜电镀层中间的微缺陷以此小空洞为中心，聚集成更大的空洞，互连线的有效导电面积变得更小，电阻变大，SM和EM又会在有效导电面积变小处变得更为严重，最终甚至发生断路，就会导致器件失效。在电压作用下，由于晶粒具有一个个表面，根据电流的特性，晶粒交界处的电流密度比较高，该处的void在电流作用下也会越来越大，一定程度下，同样会导致器件失效。

发明内容

有鉴于此，本发明解决的技术问题是：如何提高铜电镀层空隙填充(gap fill)能力。

为解决上述技术问题，本发明的技术方案具体是这样实现的：

本发明公开了一种半导体器件的刻蚀方法，包括：