[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法。

背景技术

在半导体制造工艺中，出于不同的需要，所形成的金属线条有稀疏（ISO）与密集（dense）之分。在多层金属互连工艺中，需要蚀刻稀疏的金属线条区104与密集的金属线条区105之间的金属层，以使下方的接触孔103暴露出来，如图1A所示，用于同上方的金属层形成接触。所述接触孔103位于形成在半导体衬底101上的绝缘层102中，其中填充有互连金属。

在所述蚀刻过程中，由于所述稀疏的金属线条区104的侧壁角度与所述密集的金属线条区105的侧壁角度不同，因而造成所述金属线条的侧壁残留大量的蚀刻过程所产生的残余物质，如聚合物等，即侧壁负载106，如图1B所示。上述问题是传统的干法蚀刻工艺所不能避免的，由此将导致所述接触的不良。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成绝缘层，且在所述绝缘层中形成铜金属互连线；在所述绝缘层以及铜金属互连线上形成一金属层，并在所述金属层上形成一掩膜；采用同步脉冲等离子体蚀刻所述金属层，形成一图案化的金属层并露出所述铜金属互连线。

进一步，所述绝缘层为具有低介电常数的材料层。

进一步，所述掩膜为金属硬掩膜层。

进一步，所述掩膜由依次层叠的三层材料组成。

进一步，所述依次层叠的三层材料为无定形碳、含硅的底部抗反射涂层和低温氧化物。

进一步，所述同步脉冲等离子体蚀刻的脉冲频率和脉冲占空比均可以依据制造工艺的实际情况加以调整。

进一步，所述同步脉冲频率的总频数大于3。

进一步，所述同步脉冲频率包括2MHz，13.56 MHz，27 MHz，40 MHz，60 MHz，120 MHz和162 MHz。

进一步，所述铜金属互连线位于所述金属层的稀疏的金属线条区与密集的金属线条区之间。

进一步，所述金属层为M-1金属层。 

根据本发明，可以减轻蚀刻稀疏的金属线条区与密集的金属线条区之间的金属层时出现的金属线条侧壁负载蚀刻过程所产生的残余物质的问题，更加稳定地完成图形转移的过程。 

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A为蚀刻稀疏的金属线条区与密集的金属线条区之间的金属层以露出下方的接触孔的示意性剖面图；

图1B为在图1A所示的蚀刻过程中出现的金属线条的侧壁负载现象的示意图；

图2A-图2E为本发明提出的用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法的各步骤的示意性剖面图；

图3为本发明提出的用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

下面，参照图2A-图2E和图3来描述本发明提出的用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法的详细步骤。

参照图2A-图2E，其中示出了本发明提出的用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法的各步骤的示意性剖面图。