[发明专利]半导体器件及其制造方法

说明书

与相关申请的交叉引用

本申请要求2006年4月6日申请的韩国专利申请号10-2006-0031489的外国优先权权益，在此将其公开全部引入供参考。

技术领域

在此示例性地描述的实施例涉及半导体器件和制造半导体器件的方法，更具体涉及制造FinFET器件的方法。

背景技术

在半导体制造工业中，不断地进行减小半导体器件的尺寸的努力。随着半导体器件的尺寸减小，半导体器件可以被集成在一起的程度提高和产品成品率增加。根据半导体器件的降低功耗，因为半导体器件的尺寸减小，半导体器件的性能令人满意地提高。

但是，不希望地，因为半导体器件的尺寸减小，半导体器件(例如，CMOS器件)中的沟道长度可能被缩短。如果沟道长度被过分地缩短，那么可能发生短沟道效应，由此减小半导体器件性能。漏极感应势垒降低(DIBL)是典型的短沟道效应，以及由于沟道长度被缩短，漏区和源区之间的势垒降低。由于漏电压增加，漏区周围的耗尽区增加和漏区的电场降低沟道势垒，以致半导体器件的断态增加，或源区和漏区之间的漏电流增加。

为了克服上述局限性，已经研制了一种三维FinFET。

图1图示了常规FinFET结构的透视图。

参考图1，栅电极5覆盖半导体衬底1的鳍形有源区2的三个表面。在栅电极5和鳍形有源区2之间布置栅介质层4。还设置了隔离层(未示出)。如图所示，常规FinFET结构是延伸的多栅极结构和可以允许改进的栅控制。

图2是图1所示的鳍形有源区2的放大纵向剖面图。

参考图2，在鳍形有源区2之上形成栅极线5a，以及栅极线5b向下延伸到隔离层3中，以便接触鳍形有源区2的侧壁。当半导体器件的尺寸减小时，栅极线5a和5b之间的距离减小。如果发生未对准，那么不应该接触鳍形有源区2的栅极线(例如，栅极线5b)接触有源区2的侧壁或形成在有源区2上。因此，当部分栅极线5b贯穿隔离层3接触有源区2的侧壁时，如图2所示，有源区2上形成的晶体管将不希望地受栅极线5b传送的信号影响。

经常，FinFET和平面MOSFET形成在一起，以提高半导体器件的集成度。例如，在半导体器件的单元区中形成FinFET，而在半导体器件的外围区中形成平面MOSFET。此外，在半导体器件中可以制造多个FinFET结构，导致有源区的上表面不均匀。因为有源区的上表面不均匀，必须使用分隔掩模，在单元和外围区中分别形成FinFET和平面MOSFET结构。当使用分隔掩模形成FinFET和平面MOSFET结构时，用于所得的半导体器件的制造工序可能不希望地变复杂。

发明内容

在此示例性地描述的实施例提供一种半导体器件，其中在半导体器件的单元区中形成FinFET，以便不受相邻栅极线的信号影响，在半导体器件的单元区中形成具有不均匀上表面的双FinFET，以及在半导体器件的外围区中形成具有基本上平坦外形的MOSFET。

在此示例性地描述的实施例还提供一种制造半导体器件的方法，通过在半导体器件的单元区中同时形成FinFET，以便不受相邻栅极线传送的信号影响，在半导体器件的核心区中形成具有不均匀上表面的双FinFET，以及在半导体器件的外围区中形成具有基本上平坦外形的MOSFET。

在此示例性地描述的一个实施例可以表征为一种半导体器件，包括具有第一、第二和第三器件区的衬底；在第一、第二和第三器件区内分别限定第一、第二和第三有源区的隔离层；以及分别在第一、第二和第三有源区上延伸的第一、第二和第三栅极结构，其中第一栅极结构被布置在第一有源区的至少一个第一侧表面和隔离层之间，其中第二有源区包括上表面和至少一个第二侧表面，该上表面具有在其中限定的沟槽，其中第二栅极结构至少覆盖第二有源区的部分上表面并被布置在至少一个第二侧表面和隔离层之间，以及其中第三栅极结构被布置在第三栅极结构的上表面上。

在此示例性地描述的另一实施例可以表征为一种半导体器件，具有包括第一器件区和第二器件区的衬底；衬底内的隔离结构；第一器件区内的第一有源区和第二器件区内的第二有源区，其中第一和第二有源区由隔离结构限定；以及在第一和第二有源区之上延伸的多个栅极结构和第一和第二器件区中的隔离结构，其中第一有源区的第一部分是鳍形有源区，以及第二有源区包括基本上平坦的有源区，以及其中第一和第二有源区的上表面与隔离结构的上表面基本上共面。

在此示例性地描述的另一实施例可以表征为一种半导体器件，包括衬底内的隔离结构，该隔离结构限定一有源区，其中有源区的第一部分包括鳍形有源区，以及第一有源区的第二部分包括基本上平坦的有源区。