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[发明专利]应用于DDR5存储器的过流保护方法、装置-CN202310629508.7在审
发明人：陈胜进;黄柿衡;袁强 -专利权人：深圳市康士达科技有限公司
申请日： 2023-05-30 - 公布日： 2023-08-25 - 主分类号： H02H3/08 文献下载
摘要：本申请涉及一种应用于DDR5存储器的过流保护方法、装置，其涉及DDR5应用领域。包括：在DDR5存储器的电源输入端设置精密电阻，使输入电流流经精密电阻后，再进入DDR5存储器的电源输入端；分别获取所述精密电阻输入端和输出端的第一电压和第二电压；利用运算放大器获得第一电压和第二电压的电压差值；当所述电压差值与所述精密电阻的阻值的比值大于预设第一阈值，则通过DDR5存储器内部的电源管理模块停止接收所述输入电流。本申请具有能够精密的获取DDR5存储器的电源输入端的电流，进而判断该电流是否超出DDR5存储器能够接收的范围，以保护DDR5存储器不会被过大电流破坏的效果。
应用于 ddr5 存储器保护方法装置

[发明专利]维护DDR5内存子系统的维护装置、方法、设备和存储介质-CN202011223475.9在审
发明人：李海洋 -专利权人：海光信息技术股份有限公司
申请日： 2020-11-05 - 公布日： 2021-02-09 - 主分类号： G11C29/38 文献下载
摘要：提供用于维护DDR5内存子系统的维护装置、方法、设备和存储介质，该维护装置包括：命令发送模块，向DDR5内存发送模式寄存器读取命令，该DDR5内存包括DDR5动态随机存取存储器颗粒；数据收发模块，接收DDR5动态随机存取存储器颗粒的模式寄存器的多个DQ数据；数据校验模块，对多个DQ数据进行校验，以确定多个DQ数据是否正确；以及控制逻辑，响应于确定多个DQ数据正确，基于多个DQ数据来维护DDR5内存子系统。
维护 ddr5 内存子系统装置方法设备存储介质

[实用新型]DDR5 1RANK UDIMM内存模组-CN202120329705.3有效
发明人：范碧龙;卢礼平 -专利权人：深圳市金泰克半导体有限公司
申请日： 2021-02-03 - 公布日： 2021-12-21 - 主分类号： G11C5/06 文献下载
摘要：本申请涉及一种DDR5 1RANK UDIMM内存模组，包括：DDR5颗粒组：包括分布于内存第一侧的第一DDR5颗粒组及分布于内存第二侧的第二DDR5颗粒组，用于存储输入所述DDR5颗粒的数据，ODT终端匹配电路用于将命令地址信号线CMD/ADDR及控制信号线CTL上的信号上拉到VTT电压，以终结所述数据信号线DQ/DQS上的信号；串接匹配电路：用于调整所述数据信号线DQ/DQS上的电压；EEPROM芯片：用于存储所述DDR5颗粒组的SPD信息；PM I C电源电路：用于为所述DDR5颗粒组以及EEPROM芯片供电。
ddr5 rank udimm 内存模组

[发明专利]一种提高CPU和DDR5 DIMM之间传输速率的和装置-CN202111555644.3在审
发明人：周景涛 -专利权人：苏州浪潮智能科技有限公司
申请日： 2021-12-17 - 公布日： 2022-05-06 - 主分类号： G06F13/16 文献下载
摘要：本发明提供一种提高CPU和DDR5 DIMM之间传输速率的方法、系统、设备和存储介质，方法包括：在DDR5 DIMM的两个通道上各增加一个缓存，所述缓存的一端连接CPU双列直插内存模块通道的数据总线，另一端分别连接DDR5 DIMM的Rank0和Rank1；响应于CPU向DDR5 DIMM发送数据，向DDR5 DIMM中的寄存器时钟驱动程序发送片选信号以选择对应的通道；在所述CPU双列直插内存模块通道的数据总线中使用倍频技术将数据传输到所述缓存中；以及通过所述缓存将所述数据分别传输到DDR5 DIMM的Rank0和Rank1。本发明通过在DDR5 DIMM的两个通道上各自增加一个高速缓存，有效解决DDR5 DIMM的数据传输速率低、限制CPU进一步提升数据传输速率的问题。
一种提高 cpu ddr5 dimm 之间传输速率装置

[发明专利]一种DDR5内存条上下电方法、装置、设备及介质-CN202211625506.2在审
发明人：金霞;刘波;王兵;姚藩益 -专利权人：苏州浪潮智能科技有限公司
申请日： 2022-12-16 - 公布日： 2023-04-18 - 主分类号： G06F1/26 文献下载
摘要：本申请公开了一种DDR5内存条上下电方法、装置、设备及介质，涉及计算机存储技术领域。方法应用于包括设置有晶振的主控芯片、时钟芯片、编码器和多个继电器的DDR5内存条上下电系统。通过获取各DDR5内存条的预设上下电信息，并接收时钟芯片传输的时间信息；根据各预设上下电信息和时间信息传输控制信号至编码器，以用于编码器根据控制信号分别控制各继电器的导通情况，以分别控制各DDR5内存条上电或下电由此可知，上述方案无需进行内存条的插拔便实现了DDR5内存条直接的上下电，并能够根据预设上下电信息实现DDR5内存条多种方式的上电或下电，实现了在稳定性测试阶段对DDR5内存的更直接的冲击。
一种 ddr5 内存条上下方法装置设备介质

[实用新型]DDR5 1RANK SODIMM内存模组-CN202120329593.1有效
发明人：范碧龙;许小峰 -专利权人：深圳市金泰克半导体有限公司
申请日： 2021-02-03 - 公布日： 2021-12-21 - 主分类号： G11C5/06 文献下载
摘要：本申请涉及一种DDR5 1RANK SODIMM内存模组，包括：DDR5颗粒组：包括分布于内存多个DDR5颗粒，用于存储输入所述DDR5颗粒的数据，ODT终端匹配电路：用于将命令地址信号线CMD/ADDR及控制信号线CTL上的信号上拉到VTT电压，以终结所述数据信号线DQ/DQS上的信号；串接匹配电路：用于调整所述数据信号线DQ/DQS上的电压；EEPROM芯片：用于存储所述DDR5颗粒组的SPD信息；PM I C电源电路：用于为所述DDR5颗粒组以及EEPROM芯片供电。
ddr5 rank sodimm 内存模组

[发明专利]DDR5主板叠层的设计方法及装置-CN202210183290.2在审
发明人：罗世飘 -专利权人：南昌华勤电子科技有限公司
申请日： 2022-02-25 - 公布日： 2022-05-27 - 主分类号： G06F30/398 文献下载
摘要：本申请公开了一种DDR5主板叠层的设计方法及装置，其中方法包括筛选满足预设噪声电压条件的电源网路作为电源参考层；根据电源参考层和预设的间隔距离，构建对应的PCB叠层模型，其中，间隔距离表示电源参考层到DDR5信号层的距离；对PCB叠层模型进行仿真验证，得到电源参考层与DDR5信号层之间的耦合度；根据耦合度与预设耦合条件的关系，确定是否调控间隔距离。本申请通过优化PCB叠层设计和仿真方法，找到DDR5信号远端参考电源平面的方法，实现了DDR5主板开发成本的降低。
ddr5 主板设计方法装置

[实用新型]DDR5 1RANK RGB UDIMM内存模组-CN202120322359.6有效
发明人：许小峰;范碧龙 -专利权人：深圳市金泰克半导体有限公司
申请日： 2021-02-03 - 公布日： 2022-01-04 - 主分类号： G11C5/06 文献下载
摘要：本申请涉及一种DDR5 1RANK RGB UDIMM内存模组，包括：DDR5颗粒组：包括分布于内存多个DDR5颗粒，用于存储输入所述DDR5颗粒的数据，ODT终端匹配电路：用于将命令地址信号线CMD/ADDR及控制信号线CTL上的信号上拉到VTT电压，以终结所述数据信号线DQ/DQS上的信号；串接匹配电路：用于调整所述数据信号线DQ/DQS上的电压；EEPROM芯片：用于存储所述DDR5颗粒组的SPD信息；PMIC电源电路：用于为所述DDR5颗粒组以及EEPROM芯片供电；RGB灯组：包括多个RGB LED灯，用于发光；RGB MCU：用于驱动所述RGB灯组；RGB电源电路：用于变换所述PMIC电源电路的输出电压后为所述
ddr5 rank rgb udimm 内存模组

[发明专利]双倍速率同步动态随机存储器的测试方法、装置及设备-CN202110189470.7在审
发明人：李梅 -专利权人：山东英信计算机技术有限公司
申请日： 2021-02-19 - 公布日： 2021-06-04 - 主分类号： G11C29/08 文献下载
摘要：本发明公开了一种双倍速率同步动态随机存储器的测试方法、装置、设备及计算机可读存储介质，对于加入了电源网络的DDR5存储器来说，首先对待测DDR5存储器进行电源网络稳定性测试，若未通过则确定待测DDR5存储器为不建议使用的存储器，若通过则进一步对待测DDR5存储器进行存储性能测试，若合格则确定为正常使用的存储器，若不合格则降频使用使之满足内存稳定性需求，从而实现择优使用与节约成本，避免浪费。
双倍速率同步动态随机存储器测试方法装置设备

[发明专利]内存SPD读写测试方法、装置、电子设备和存储介质-CN202310618948.2在审
发明人：高文艳 -专利权人：苏州浪潮智能科技有限公司
申请日： 2023-05-29 - 公布日： 2023-09-29 - 主分类号： G06F11/22 文献下载
摘要：其中，内存SPD读写测试方法包括：通过修改基本输入输出系统BIOS代码，开启在操作系统下通过中央处理器CPU的串行存在检测SPD控制器或寄存器对服务器的所有DDR5内存的SPD访问权限；在确定SPD访问权限处于开启状态的情况下，通过在操作系统下运行DDR5内存SPD访问工具以及测试命令，对服务器的待测DDR5内存的SPD读写性能进行测试，可降低测试成本，同时可实现批量DDR5内存的SPD读写操作及性能测试。
内存 spd 读写测试方法装置电子设备存储介质

[发明专利]适用于DDR5 SDRAM DIMM插槽的检测系统及其方法-CN202210269721.7在审
发明人：赵晋东 -专利权人：英业达科技有限公司;英业达股份有限公司;英业达集团（天津）电子技术有限公司
申请日： 2022-03-18 - 公布日： 2023-09-26 - 主分类号： G01R31/68 文献下载
摘要：一种适用于DDR5 SDRAM DIMM插槽的检测系统及其方法，第一检测板以及第二检测板形成串接，当检测装置生成DIMM检测指令，由JTAG控制器转换为JTAG格式的DIMM检测指令，再通过转接电路板提供JTAG格式的DIMM检测指令至对应的第一检测板或是第二检测板以依据DIMM检测指令进行对应待测试电路板的DDR5 SDRAM DIMM插槽检测，借此可以达成提高DDR5 SDRAM DIMM连接接口检测效率的技术功效
适用于 ddr5 sdram dimm 插槽检测系统及其方法

[实用新型]一种DDR5内存条的SPD烧录装置-CN202320055140.3有效
发明人：黄坚;黄秋容 -专利权人：南宁泰克半导体有限公司
申请日： 2023-01-09 - 公布日： 2023-06-06 - 主分类号： G11C16/10 文献下载
摘要：本实用新型公开了一种DDR5内存条的SPD烧录装置，包括：连接器、第一按键模块、第二按键模块、主控模块、SPIFLASH芯片、RDIMM内存条插槽和UDIMM内存条插槽；所述连接器与主控模块连接，所述主控模块与本实用新型通过连接器作为通信接口将对应DDR5内存条的SDP文件预先存储至SPI FLASH芯片中，再通过主控模块控制对应的SDP文件分别烧录至RDIMM内存条插槽和UDIMM内存条插槽上的DDR5RDIMM内存条和DDR5URDIMM内存条，可以单独或同时对两种DDR5内存条实现SPD烧录功能。
一种 ddr5 内存条 spd 装置

[发明专利]一种检测内存数据故障的方法及其相关设备-CN202210912646.1在审
发明人：张丽达 -专利权人：超聚变数字技术有限公司
申请日： 2022-07-30 - 公布日： 2022-12-02 - 主分类号： G06F11/07 文献下载
摘要：该方法包括：在巡检周期内检测第一内存空间内存储的数据是否发生故障，巡检周期为检测DDR5内存的周期，第一内存空间属于DDR5内存，数据包括N位数据位，N大于等于1。在巡检过程中，当检测到有数据存在故障时，从内存模式寄存器获取故障的数据对应的故障信息，故障信息至少包括故障的数据所对应的内存地址，其中，内存模式寄存器位于DDR5内存内，内存模式寄存器用于保存第一内存空间内存储的数据与内存地址的映射关系在本申请中，实现了精确的定位发生故障的位置感知DDR5内存存储的数据发生故障，且无需增加额外的硬件电路，减少了成本。
一种检测内存数据故障方法及其相关设备

[发明专利]一种OpenGL显示列表调用电路-CN201711283982.X在审
发明人：郝冲;牛少平;邓艺;魏艳艳;韩一鹏 -专利权人：中国航空工业集团公司西安航空计算技术研究所
申请日： 2017-12-06 - 公布日： 2018-06-29 - 主分类号： G06T1/00 文献下载
摘要：预译码读接口1、读缓冲FIFO2、AXI逻辑接口3；预译码读接口1，对于预译码单元4发送的读请求信号进行检测，如该读请求信号有效，则设置OpenGL显示列表调用电路中读列表状态为有效，从预译码单元4获取列表在DDR5中的存储地址及列表字节大小信息，并由此列表字节大小信息确定读DDR5时的burst长度；读缓冲FIFO2，在读列表状态有效时，若pempty指示信号有效，则发送读DDR5请求给AXI逻辑接口3；读缓冲FIFO2非空时，预译码读接口1从读缓冲FIFO2中读取缓存的列表数据；AXI逻辑接口3，按标准AXI接口对DDR5进行读访问操作，产生列表数据，和与列表数据相应的字使能，并将字使能和列表数据一同写入到读缓冲FIFO2
读缓冲列表数据逻辑接口译码调用读请求信号预译码单元电路大小信息使能计算机图形领域读取发送缓存存储地址指示信号读访问空时写入检测

[发明专利]一种缓冲器、存储器设备和内存总线信号处理方法-CN202011398231.4在审
发明人：吴枫 -专利权人：华为技术有限公司
申请日： 2020-12-03 - 公布日： 2022-03-18 - 主分类号： G06F13/16 文献下载
摘要：例如，支持DDR5标准的处理器和支持DDR4的内存颗粒进行匹配和正常工作，实现支持DDR5标准的存储器设备的性能，解决DDR5内存颗粒初期成本高、产能低和质量有风险的问题。
一种缓冲器存储器设备内存总线信号处理方法

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