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[发明专利]SDRAM存储器结构及数据读写方法-CN201010178081.6无效
发明人：张亮;罗升龙 -专利权人：锐迪科科技有限公司
申请日： 2010-05-20 - 公布日： 2010-08-25 - 主分类号： G06F3/06 文献下载
摘要：本发明公开了一种SDRAM存储器结构，包括SDRAM存储单元和SDRAM控制器，所述SDRAM控制器中包括有多组SDRAM接口和一个仲裁器，所述多组SDRAM接口具有各自的优先级，所述仲裁器根据SDRAM接口的优先级高低及接收到数据请求的先后顺序确定哪个SDRAM接口进行数据的读写操作。本发明还公开了一种采用上述SDRAM存储器实现的数据读写方法，如果同时有多个宿主通过其各自的总线发出数据请求，所述仲裁器比较上述各宿主所对应的SDRAM接口的优先级，将SDRAM存储单元与优先级高的SDRAM本发明有效降低了外部总线的负载，使得多宿主可以同时访问SDRAM，有效节省片上SDRAM的空间。
sdram 存储器结构数据读写方法

[发明专利]一种流水式数字射频存储器模块-CN201910587637.8在审
发明人：沙文祥;胥嘉佳 -专利权人：南京国睿安泰信科技股份有限公司
申请日： 2019-07-02 - 公布日： 2019-09-27 - 主分类号： G06F13/16 文献下载
摘要：本发明提供了一种流水式数字射频存储器模块，其延迟控制逻辑单元根据设置的延迟时间参数，生成从SDRAM写数据FIFO写入到DDR3SDRAM的地址，以及从DDR3SDRAM读出到SDRAM读数据FIFO的地址，这两个地址的差值＝延迟时间÷DDR3SDRAM读写时钟周期；并控制SDRAM控制IP核分时间片读取SDRAM写数据FIFO的数据与写入SDRAM读取数据FIFO的数据；当SDRAM写数据FIFO的“写满标记”置位时，将时间片分配给读取SDRAM写数据FIFO数据的工作；当SDRAM读数据FIFO的“读空标记”置位时，将时间片分配给写入SDRAM读数据FIFO数据的工作。
写数据FIFO 读数据FIFO 数字射频存储器读取写入时间片分配流水式置位延迟时间参数读写时钟分时间片控制IP核逻辑单元延迟控制读出延迟

[发明专利]片外存储器的总线动态调频方法及其系统-CN201010588349.3有效
发明人：朱笠;史公正 -专利权人：联芯科技有限公司
申请日： 2010-12-14 - 公布日： 2012-07-11 - 主分类号： G06F1/04 文献下载
摘要：本发明中，利用SDRAM处于初始化的状态完成对SDRAM总线的频率调整。由于SDC控制器执行SDRAM初始化命令的操作确保了SOC芯片中的各CPU对于SDRAM存储器的访问处于挂起状态，系统的SDRAM总线进入空闲，而调整SDRAM总线的频率对于SDRAM初始化过程中没有影响所以可以通过主动发起SDRAM初始化操作，实现对SDRAM总线的频率调整，使得SDRAM总线的动态调频，无需多个处理器之间进行复杂的软件交互，大大简化了SDRAM总线的调频过程。
外存总线动态调频方法及其系统

[发明专利]多存储列SDRAM控制方法以及SDRAM控制器-CN201810229116.0在审
发明人：小松孝彰 -专利权人：发那科株式会社
申请日： 2018-03-20 - 公布日： 2018-10-09 - 主分类号： G06F13/16 文献下载
摘要：本发明提供一种多存储列SDRAM控制方法以及SDRAM控制器，其在构成多存储列SDRAM的情况下，也能够防止性能的降低，并将部件个数的增加抑制为最小限。在将多个SDRAM装置的数据总线进行连接而构成的多存储列SDRAM的控制方法中，对于所述多个SDRAM装置的中的各个SDRAM装置，通过仅将针对作为访问对象的存储列的SDRAM装置的数据掩码信号否定，来执行数据的读或写
多存储数据掩码信号访问对象数据总线存储

[发明专利]同步动态存储器的访问控制方法及同步动态存储器控制器-CN200710064419.3无效
发明人：邹杨 -专利权人：北京中星微电子有限公司
申请日： 2007-03-14 - 公布日： 2007-08-22 - 主分类号： G06F13/16 文献下载
摘要：本发明提供了一种同步动态存储器(SDRAM)的访问控制方法，该方法包括：SDRAM控制器将收到的对SDRAM的访问命令插入调度队列中，并根据SDRAM的工作状态处理所述访问命令。比如，优先执行同行访问命令，利用多区SDRAM的特性对SDRAM的访问进行调度等。同时，本发明还提供了一种SDRAM控制器，主要包括片内总线协议接口、主控制单元以及与SDRAM各区一一对应的区控制单元。该SDRAM控制器还可进一步包括地址重映射单元。另外，本发明还提供了一种控制单元，主要包括：SDRAM总线协议接口、访问调度单元和调度流水单元。利用本发明能够提高SDRAM的访问效率和使用率。
同步动态存储器访问控制方法控制器

[发明专利]SDRAM测试方法-CN201110401342.0在审
发明人：李真花;刘小威 -专利权人：北大方正集团有限公司;北京大学;北京北大方正电子有限公司
申请日： 2011-12-05 - 公布日： 2013-06-05 - 主分类号： G11C29/12 文献下载
摘要：本发明提供了一种SDRAM测试方法，包括：以SDRAM的工作时钟作为测试时钟，SDRAM的读写接口为测试接口，依次向SDRAM所有存储单元写入数据，将读取数据与写入数据进行比对判断，以诊断SDRAM的所有存储单元本发明可以高速稳定地测试诊断SDRAM。
sdram 测试方法

[发明专利]一种同步动态随机存储器控制器部分字访问方法-CN200610041388.5无效
发明人：吴少刚;章军;肖永田 -专利权人：江苏中科龙梦科技有限公司
申请日： 2006-08-21 - 公布日： 2007-02-07 - 主分类号： G11C11/409 文献下载
摘要：本发明公开了一种同步动态随机存储器控制器部分字访问方法，其步骤是：(1)选择SDRAM控制器，从而可以以32位字的方式访问SDRAM的DIMM条或者SDRAM存储芯片。(3)SDRAM控制器输出一个控制信号与SDRAM的DIMM条或者SDRAM芯片颗粒的所有DQM信号相连接，从而实现对于SDRAM的DIMM条或者SDRAM芯片颗粒的逻辑控制。本发明的优点是可以减少SDRAM控制器的管腿数目，降低芯片的封装成本，提高产品的性能。本发明适用于高性能的SDRAM控制器设计。
一种同步动态随机存储器控制器部分访问方法

[发明专利]SDRAM控制器及对SDRAM存储空间的访问方法-CN201210245748.9在审
发明人：侯志伟 -专利权人：深圳市中兴微电子技术有限公司
申请日： 2012-07-16 - 公布日： 2014-01-29 - 主分类号： G06F13/16 文献下载
摘要：本发明公开了一种SDRAM控制器及对SDRAM存储空间的访问方法，所述SDRAM控制器，用于对同步动态随机存储器(SDRAM)存储空间进行访问，包括：主设备模块、一条以上的上行通道和SDRAM模块；所述主设备模块外接多个需要访问所述SDRAM存储空间的主设备，用于根据预设的主设备与上行信道间的映射关系，将所述主设备发来的读写操作请求以数据包的方式、通过对应的上行通道发送到所述SDRAM模块；所述SDRAM模块用于在接收到所述读写操作请求后，根据所述读写操作请求中携带的控制信息实现对所述SDRAM存储空间的读写操作。本发明简化了系统的设计，提高了对外部SDRAM存储空间访问的效率。
sdram 控制器存储空间访问方法

[发明专利]DDRII SDRAM与DDRIII SDRAM的共用模组-CN200710109998.9无效
发明人：陈金辉;林火元 -专利权人：技嘉联合股份有限公司;技嘉科技股份有限公司
申请日： 2007-06-01 - 公布日： 2008-12-03 - 主分类号： G06F13/40 文献下载
摘要：一种DDRII SDRAM与DDRIII SDRAM的共用模组，便于电脑系统主机板兼容DDRII SDRAM与DDRIII SDRAM。该共用模组包括第一总线、终端电路卡、第一插槽、以及第二插槽。第一插槽配置在该共用模组上且耦接第一总线，用以安装DDRII SDRAM。第二插槽配置在该共用模组上且耦接第一总线，用以安装DDRIII SDRAM或终端电路卡。其中，当DDRII SDRAM安装在第一插槽上时该终端电路卡安装在第二插槽上。利用本DDRII SDRAM与DDRIII SDRAM的共用模组，使用者可以无需更换主机板而交替使用DDRIISDRAM与DDRIII SDRAM。
ddrii sdram ddriii 共用模组

[发明专利]内嵌SDRAM存储器的FPGA、布局方法、设备及电路板-CN201710980415.3在审
发明人：任程程;杜金凤 -专利权人：广东高云半导体科技股份有限公司
申请日： 2017-10-19 - 公布日： 2018-03-16 - 主分类号： G06F13/16 文献下载
摘要：本发明公开一种内嵌SDRAM存储器的FPGA及布局方法，布局方法包括根据所述SDRAM存储器的端口参数确定所述SDRAM控制器的端口参数，使所述SDRAM存储器的端口与所述SDRAM控制器的端口形成一一对应关系；根据所述SDRAM存储器的端口参数确定所述FPGA的输入输出单元的端口参数，使所述输入输出单元的端口分别与所述SDRAM控制器和所述SDRAM存储器的端口形成一一对应关系；将通信指令烧录至所述FPGA中，建立所述输入输出单元端口与所述SDRAM控制器端口以及所述SDRAM存储器端口之间的通信连接关系；根据所述输入输出单元端口与所述SDRAM控制器端口之间的通信连接关系将SDRAM控制器的端口布局在所述输入输出单元的端口上
sdram 存储器 fpga 布局方法设备电路板

[发明专利]一种突发模式的SDRAM存取控制系统及控制方法-CN201910021683.1在审
发明人：刘阳;孙亮;韩振伟;宋克非 -专利权人：中国科学院长春光学精密机械与物理研究所
申请日： 2019-01-10 - 公布日： 2019-05-17 - 主分类号： G06F12/0879 文献下载
摘要：本发明涉及一种突发模式的SDRAM存取控制系统及方法，解决了目前对于存储芯片SDRAM的写操作、读操作以及刷新操作非常复杂繁琐，容易发生数据传输存储错误，进而影响整个CCD图像质量的问题。本发明的控制系统包括SDRAM写入控制模块、SDRAM主控模块、SDRAM芯片、SDRAM读出控制模块和SDRAM刷新控制模块。本发明对每种操作采用模块化处理，使得程序易于维护修改，实现了大容量CCD图像数据存储芯片SDRAM高可靠性和高效率的控制方式，大幅度提升了系统的性能。
存取控制系统存储芯片突发模式读出控制模块刷新控制模块写入控制模块模块化处理高可靠性控制方式控制系统数据传输刷新操作主控模块大容量读操作高效率写操作存储维护

[发明专利]一种SDRAM自适应检测配置的方法-CN200910000473.0有效
发明人：刘世卫;唐建国 -专利权人：中兴通讯股份有限公司
申请日： 2009-01-16 - 公布日： 2009-07-15 - 主分类号： G11C11/413 文献下载
摘要：本发明公开了一种SDRAM自适应检测配置的方法，包括：对同步动态随机存取存储器SDRAM数据宽度进行检测和配置；对所述SDRAM列地址宽度进行检测和配置；以及对所述SDRAM容量大小进行检测和配置。与现有技术相比，采用本发明方法提高了SDRAM配置代码的通用性，实现SDRAM的数据宽度、列地址宽度及容量大小的自适应配置，在更换系统SDRAM或代码移植时，无需改动配置SDRAM数据宽度、列地址宽度和容量大小的代码
一种 sdram 自适应检测配置方法

[发明专利]一种DDR SDRAM通道的优化方法、装置和存储芯片-CN202110237448.5有效
发明人：姜攀 -专利权人：新华三半导体技术有限公司
申请日： 2021-03-04 - 公布日： 2021-06-01 - 主分类号： G06F30/367 文献下载
摘要：本申请提供了一种DDR SDRAM通道的优化方法、装置和存储芯片，所述方法包括：获取DDR SDRAM设计文件；获得用于描述设计文件中的DDR SDRAM通道的无源通道描述模型；根据无源通道描述模型，计算当前DDR SDRAM通道的通道裕量COM；若基于通道裕量COM确定当前的DDR SDRAM通道不满足电性能优化输出条件，则对设计文件中的DDR SDRAM通道进行优化处理；继续执行获取用于描述设计文件中的DDR SDRAM通道的无源通道描述模型的步骤，直至优化后的DDR SDRAM通道满足电性能优化输出条件为止。由此，大大提高了DDR SDRAM通道的优化处理速度。
一种 ddr sdram 通道优化方法装置存储芯片

[发明专利]一种高效图像处理系统-CN201710374576.8在审
发明人：李俐 -专利权人：长沙金定信息技术有限公司
申请日： 2017-05-24 - 公布日： 2017-08-22 - 主分类号： H04N5/232 文献下载
摘要：本发明公开了一种高效图像处理系统，包括积分单元、串口控制器、多路开关单元、DSP控制器、第一SDRAM和第二SDRAM，所述积分单元分别连接图像传感器、串口控制器、多路开关单元和DSP控制器，多路开关单元分别连接第一SDRAM控制单元和第二SDRAM控制单元，第一SDRAM控制单元连接第一SDRAM，第二SDRAM控制单元连接第二SDRAM，所述DSP控制器还连接SRAM，所述第一SDRAM和第二SDRAM构成存储区
一种高效图像处理系统

[发明专利]DDR2 SDRAM控制器-CN201310050849.5有效
发明人：郑宇驰 -专利权人：豪威科技（上海）有限公司
申请日： 2013-02-08 - 公布日： 2013-05-08 - 主分类号： G06F13/16 文献下载
摘要：本发明涉及一种DDR2SDRAM控制器，通过DDR2SDRAM控制器遵循DDR2SDRAM接口协议，实现DDR2SDRAM控制器与外部DDR2SDRAM之间的数据传输，该DDR2SDRAM控制器包括：DDR2SDRAM接口，实现DDR2SDRAM接口协议定义的各种信号；系统数据总线接口，实现系统数据总线侧的接口功能，该系统数据总线接口可以被复制，以满足多个数据总线的连接；针对多个数据总线请求的命令仲裁器，使得同一时间内只能有一路数据总线可以访问外部DDR2SDRAM；命令队列及重排序模块接收命令仲裁器输出的读/写请求命令，并根据地址的相关性对读/写请求命令进行重排序，从而提高所述DDR2SDRAM接口的利用率。
ddr2 sdram 控制器

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