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[实用新型]一种新型低电压分频器-CN201420281467.3有效
发明人：于云丰;潘文光;黄伟;肖时茂 -专利权人：无锡中科微电子工业技术研究院有限责任公司
申请日： 2014-05-29 - 公布日： 2014-12-10 - 主分类号： H03L7/18 文献下载
摘要：本实用新型公开了一种新型低电压分频器，包括并行设置、且相互连接的第一锁存器和第二锁存器，第一锁存器的结构和第二锁存器的结构相同；第一锁存器的第一输出端QN和第一锁存器的第二输出端QP，分别直接连接到第二锁存器的输入端；所述第二锁存器的第一输出端IN和第二锁存器的第二输出端IP，交叉耦合到第一锁存器的输入端。
一种新型电压分频器

[实用新型]能接收毫伏级信号的高速锁存器-CN201521044192.2有效
发明人：张冰;唐书林 -专利权人：成都振芯科技股份有限公司
申请日： 2015-12-15 - 公布日： 2016-04-13 - 主分类号： H03K3/012 文献下载
摘要：本实用新型公开了一种能接收毫伏级信号的高速锁存器，它包括参考电流源，为锁存器提供参考电流；采样放大电路，对输入信号进行采样放大；锁存电路，将采样放大电路采样点数据进行锁存；电流放大电路，在锁存器由锁存状态切换到采样状态时对采样电路的充放电电流进行放大；采样放大电路与电流放大电路连接，电流放大电路与锁存电路连接；电流放大电路包括射级跟随器，射级跟随器的电流增益为β，锁存器由锁存状态切换到采样状态时，采样电路的充放电电流经电流放大电路放大β倍后，具有足够电流对输出结点充放电本实用新型解决了锁存器对毫伏级的高速信号的接收问题，去掉了传统EOM电路的比较器结构，减小了功耗，简化了电路结构。
接收毫伏信号高速锁存器

[实用新型]一种用于智能锁具的控制电路-CN201821727411.0有效
发明人：李昌勇;李树荣 -专利权人：珠海优特电力科技股份有限公司
申请日： 2018-10-24 - 公布日： 2019-07-05 - 主分类号： H03K19/0175 文献下载
摘要：本实用新型实施例涉及一种用于智能锁具的控制电路，包括：锁存时钟生成电路，基于由电子钥匙触发产生的触发信号以及控制单元输出的时钟信号生成两路锁存时钟脉冲信号；锁存电路，耦合至锁存时钟生成电路和控制单元，将控制单元输出的控制信号基于两路锁存时钟脉冲信号而锁存输出至电源控制电路；电源控制电路，耦合至锁存电路并基于锁存电路的输出而提供电源能量；以及控制单元，耦合至锁存时钟生成电路和锁存电路并生成时钟信号和控制信号。
锁存电路时钟生成电路耦合锁存电源控制电路控制单元输出锁存时钟脉冲本实用新型控制电路控制信号智能锁具两路时钟信号生成非操作状态触发信号电池电量电源能量电子钥匙断电控制时钟信号锁存输出有效解决自动触发触发锁具消耗输出

[发明专利]存储器的控制方法、存储系统-CN200680027666.X无效
发明人：砂永登志男;藤田典生 -专利权人：国际商业机器公司
申请日： 2006-07-26 - 公布日： 2008-07-30 - 主分类号： G11C11/401 文献下载
摘要：本发明的存储器包括：将从地址输入端输入的读地址和写地址锁存的锁存电路、选择已由锁存电路锁存的读地址和写地址的任何一个作为访问地址的地址选择电路、锁存从存储单元阵列读出的读数据的读锁存电路、将从数据输入输出端输入的写数据锁存的写锁存电路、以及接收从指令输入端输入的指令并控制由地址选择电路选择的访问地址的控制电路，还设有用于控制将已由写锁存电路锁存的写数据写入被激活的存储单元的定时的控制电路。
存储器控制方法存储系统

[发明专利]信号传输的控制方法和装置、以及信号锁存装置-CN201410745293.6有效
发明人：杨秀丽;万和舟;布明恩;黃慕真;吴经纬 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-12-08 - 公布日： 2019-05-21 - 主分类号： G06F13/20 文献下载
摘要：本发明公开了一种信号传输的控制方法和装置、以及信号锁存装置，其中，该方法包括：将第一信号输入至第一锁存器；在第一锁存器对第一信号进行锁存期间，将第二信号输入至第一锁存器的输入端。本发明通过控制信号输入到锁存器的时间，减少锁存器在锁存多路信号的过程中等待信号输入的时间，从而改善了信号处理的速度，提高了处理效率。
信号传输控制方法装置以及

[发明专利]高速CML锁存器-CN201410088168.2有效
发明人：王源;张雪琳;贾嵩;张钢刚;张兴 -专利权人：北京大学
申请日： 2014-03-11 - 公布日： 2017-01-18 - 主分类号： H03K19/094 文献下载
摘要：本发明公开了一种高速CML锁存器，所述CML锁存器在传统的CML锁存器的基础上增加一个NMOS晶体管，利用晶体管来提升锁存支路的偏置电流，从而使锁存支路达到更高的放大增益，起到提升电路速度的作用。本发明的高速CML锁存器相比于传统CML锁存器，其功耗增加了很少，工作频率高达15.2Hz，实现了在控制功耗的前提下提高工作速度的目的。
高速 cml 锁存器

[发明专利]CMOS GOA电路-CN201611235677.9有效
发明人：易士娟 -专利权人：武汉华星光电技术有限公司
申请日： 2016-12-28 - 公布日： 2018-06-01 - 主分类号： G09G3/36 文献下载
摘要：本发明提供一种CMOS GOA电路，该CMOS GOA电路对锁存模块中的与非门、以及反相器进行改进，将锁存时钟信号接入锁存模块中的与非门中或反相器中，通过所述锁存时钟信号的电位变化来控制所述锁存模块实现级传信号的输入和锁存，相比于现有技术，大大减少了锁存模块所需要的晶体管数量，且不影响电路的正常工作，有利于实现窄边框或无边框的显示产品。
锁存模块锁存时钟信号反相器电位变化显示产品影响电路无边框与非门窄边框晶体管对锁锁存与非改进

[发明专利]锁存控制信号发生电路和半导体器件-CN201710805174.9有效
发明人：金昌铉 -专利权人：爱思开海力士有限公司
申请日： 2017-09-08 - 公布日： 2021-12-14 - 主分类号： G11C8/08 文献下载
摘要：半导体器件可以包括锁存控制信号发生电路，其被配置为基于更新信号而将根据命令被输入锁存控制信号发生电路的次数来计数的计数信号与具有随机组合的随机信号进行比较，以产生被使能的锁存控制信号。半导体器件可以包括储存电路，其被配置为基于锁存控制信号来锁存地址以产生锁存的地址。半导体器件可以包括内部电路，其被配置为接收锁存的地址以执行内部操作。
控制信号发生电路半导体器件

[发明专利]接收机锁存器电路和方法-CN200780015593.7有效
发明人： T·苏梅萨拉姆 -专利权人：英特尔公司
申请日： 2007-05-01 - 公布日： 2009-05-13 - 主分类号： H03K3/356 文献下载
摘要：在一些实施例中，接收机锁存器电路包括动态锁存器，该动态锁存器具有至少一个用于接收输入数据信号的输入端子和至少一个锁存器端子。所述动态锁存器适于至少部分基于输入数据信号产生放大的输出数据信号。所述动态锁存器包括至少一个耦合在所述至少一个输入端子和所述至少一个锁存器端子之间的电容器，以减少所述输入数据信号中的码间干扰。
接收机锁存器电路方法

[发明专利]包括数据保持锁存器的锁存电路-CN200580046221.1无效
发明人： D·W·霍沃德;D·W·弗林 -专利权人： ARM有限公司
申请日： 2005-10-11 - 公布日： 2008-01-02 - 主分类号： H03K3/037 文献下载
摘要：描述了一种锁存电路(2)，包括功能路径锁存器(4，6)，其可以为标准触发器形式，连同数据保持锁存器(12，14)。复位信号预置和扫描使能信号SE用于控制这些锁存器以执行复位、扫描、保存和恢复功能。保存和恢复功能用于将来自功能路径锁存器(4，6)的数据值dv保存到数据保持锁存器(12，14)中并恢复此值，使得功能路径锁存器可下电而不丢失数据。
包括数据保持锁存器电路

[发明专利]提高速度并降低电流消耗的锁存结构与系统-CN03142748.0有效
发明人： C·D·狄龙;L·A·辛格 -专利权人：模拟设备股份有限公司
申请日： 2003-06-06 - 公布日： 2004-01-21 - 主分类号： G11C11/40 文献下载
摘要：揭示的锁存器结构(20)和系统(60)，既能提高锁存速和降低锁存器电流消耗，又能提供互补金属氧化物半导体(CMOS)电平锁存信号。它们用双极结型结构和CMOS结构实现，配置成按CMOS电平检测信号S_sns限制锁存器电流。
提高速度降低电流消耗结构系统

[发明专利]存储器设备和操作存储器设备的方法-CN202010547078.0在审
发明人：梁喆宇 -专利权人：爱思开海力士有限公司
申请日： 2020-06-16 - 公布日： 2021-03-23 - 主分类号： G11C7/10 文献下载
摘要：页缓冲器包括用于感测和存储来自存储器单元的数据的位线感测电路、锁存器和主锁存器。位线感测电路通过位线与存储器单元耦合，并且被配置为执行对被存储在存储器单元中的第一数据进行感测的位线感测操作。锁存器控制电路与位线感测电路耦合。主锁存器通过锁存器控制电路与位线感测电路耦合，并且主锁存器被配置为执行将所感测的第一数据进行存储的主锁存器操作。高速缓存锁存器与主锁存器耦合，并且被配置为执行将被存储在主锁存器中的第二数据进行存储的高速缓存锁存器操作。其中，高速缓存锁存器操作的一时间段与位线感测操作的一时间段重叠。
存储器设备操作方法

[发明专利]一种数据存储电路-CN202110008038.3在审
发明人：李华伟 -专利权人：深圳芯邦科技股份有限公司
申请日： 2021-01-05 - 公布日： 2021-04-20 - 主分类号： G11C7/10 文献下载
摘要：本发明实施例中的数据存储电路包括：第一级锁存器电路、第二级锁存器电路及状态控制电路，第二级锁存器电路分别与第一级锁存器电路及状态控制电路连接；其中，第一级锁存器电路中包含一组并联的锁存器组成的存储单元，第二级锁存器电路中包含多组并联的锁存器组成的多个存储单元，每一个存储单元包含的数量相同的独立锁存器；第一级锁存器电路根据输入信号在存储写入的目标数据；状态控制电路用于根据控制信号选择第二级锁存器电路中的某一个存储单元作为目标存储单元；第一级锁存器电路还用于根据控制信号将目标数据写入目标存储单元。
一种数据存储电路

[发明专利]一种新式单粒子加固触发器电路-CN202210031247.4在审
发明人：刘海南;韩郑生;闫珍珍;卜建辉;李多力;许婷;郭燕萍;高立博;赵发展;罗家俊 -专利权人：中国科学院微电子研究所
申请日： 2022-01-12 - 公布日： 2022-05-20 - 主分类号： H03K3/013 文献下载
摘要：本发明公开了一种新式单粒子加固触发器电路，包括：并联在第一传输通道和第二传输通道之间的主级锁存器以及从级锁存器，主级锁存器以及从级锁存器的第一输入输出端与第一传输通道连接，主级锁存器以及从级锁存器的第二输入输出端与第二传输通道连接；主级锁存器和/或从级锁存器的反馈环中设置有延迟元件；延迟元件用于在所处的锁存器的数据保持阶段，当该锁存器反馈环的第一节点受单粒子入射影响时，保持反馈环第二节点的电平不变，待电离辐射结束后恢复第一节点的电平本申请采用主级与从级锁存器并联方式，并在锁存器内增加延迟元件，得到了一种生产成本低、占用面积小、数据传输速度快、且具有较好的抗单粒子翻转特性的触发器电路。
一种新式粒子加固触发器电路

[发明专利]存储器装置锁存器电路系统-CN202080057869.3有效
发明人：赤松宏;S·J·洛维特 -专利权人：美光科技公司
申请日： 2020-06-30 - 公布日： 2022-12-23 - 主分类号： G11C7/10 文献下载
摘要：锁存器电路系统(13)配置成锁存用于存储器装置(10)中的数据。所述锁存器电路系统(13)包括各自配置成存储所述数据的位的锁存器单元(52)。所述锁存器电路系统(13)还包括耦合到所述锁存器单元(52)的第一侧的数据线(72)和耦合到所述锁存器单元(52)的第二侧的数据假线(68)。所述锁存器电路系统(13)还包括写入驱动器(55)，所述写入驱动器包括：输入(67)，其配置成接收待存储于所述锁存器单元(52)中的所述数据；以及一对反相器(66、70)，其耦合到所述输入(67)且配置成将数据信号输出到所述锁存器单元所述锁存器电路系统(13)还包括反相器(112)，所述反相器耦合到所述输入且配置成产生到所述锁存器单元(52)的第二侧的数据假信号。用于产生所述数据假信号的所述数据不穿过所述一对反相器(66、70)。
存储器装置锁存器电路系统

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