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[发明专利]晶体管结构及其制造方法-CN202210386850.4在审
发明人：蔡明桦;张维轩;郭晋佳 -专利权人：联华电子股份有限公司
申请日： 2022-04-13 - 公布日： 2023-10-27 - 主分类号： H01L29/423 文献下载
摘要：上述晶体管结构包括基底、第一栅极、第二栅极、第一栅介电层与第二栅介电层。第一栅极与第二栅极位于基底上。第一栅介电层位于第一栅极与基底之间。第一栅介电层具有单一厚度。第二栅介电层位于第二栅极与基底之间。第二栅介电层具有多种厚度。第一栅介电层的最大厚度相同于第二栅介电层的最大厚度。上述晶体管结构可降低工艺复杂度。
晶体管结构及其制造方法

[发明专利]一种高功率密度IGZO薄膜晶体管-CN202110544979.9在审
发明人：吴汪然;俞祚旭;杨光安;孙伟锋;时龙兴 -专利权人：东南大学
申请日： 2021-05-19 - 公布日： 2021-08-17 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种高功率密度IGZO薄膜晶体管，该薄膜晶体管包括：第一基底、第二基底；第二基底位于第一基底上；栅电极，位于所述第二基底上；第一层栅介电层位于所述栅电极之上的一端；第二层栅介电层位于所述栅电极之上，其一端覆盖住第一层栅介电层，二者构成“阶梯型”栅介电层；铟镓锌氧化物IGZO有源层，位于所述“阶梯型”栅介电层上并覆盖住第一层栅介电层和第二层栅介电层；第一源电极、第二漏电极，位于铟镓锌氧化物IGZO有源层上相对两侧，其中第二漏电极位于第一层栅介电层之上方一侧，第一源电极位于远离第一层栅介电层的另一侧。与传统的提升薄膜晶体管栅介电层尺寸的方法相比，该薄膜晶体管可以显著提升功率密度。
一种功率密度 igzo 薄膜晶体管

[发明专利]一种有机薄膜晶体管及其制备方法-CN201910069990.7在审
发明人：冯林润;刘哲;凯伦·帕拉巴·拉杰夫;西蒙·多米尼克·奥吉尔 -专利权人：纽多维有限公司
申请日： 2019-01-24 - 公布日： 2020-07-31 - 主分类号： H01L51/05 文献下载
摘要：该制备方法包括在基底上通过图案化形成背栅；在基底和背栅上形成有机背栅介电层；在有机背栅介电层上通过图案化形成源电极和漏电极；在有机背栅介电层、源电极和漏电极上形成有机半导体沟道层；在有机半导体沟道层上形成有机顶栅介电层；在有机顶栅介电层上通过图案化形成顶栅；利用顶栅充当硬质掩模，蚀刻有机半导体沟道层和有机顶栅介电层。该方法省略了图案化介电层的工序，节省了光罩数量，节约了成本，简化了工艺。
一种有机薄膜晶体管及其制备方法

[发明专利]快闪存储器及其制作方法-CN200910199993.9有效
发明人：许丹;李若加 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-12-04 - 公布日： 2011-06-08 - 主分类号： H01L21/8247 文献下载
摘要：一种快闪存储器的制作方法，包括：提供半导体衬底；在半导体衬底上形成栅介电层；在所述栅介电层上依次形成浮栅层、栅间介电层以及控制栅层的堆叠结构；将所述堆叠结构图形化，形成分立的存储晶体管和选择晶体管的栅极堆叠结构，所述存储晶体管的栅极堆叠结构包括：栅介电层、浮栅、栅间介电层以及控制栅，所述选择晶体管的栅极堆叠结构包括：栅介电层、下栅极、伪栅间介电层以及选择栅；离子注入形成存储晶体管的源区与漏区以及选择晶体管的源区与漏区；部分刻蚀选择晶体管栅极堆叠结构的选择栅与伪栅间介电层，形成开口，所述开口暴露出选择晶体管的下栅极；采用通孔材料填充所述开口，形成插塞，使选择晶体管的下栅极与选择栅电连接。
闪存及其制作方法

[发明专利]垂直型晶体管、存储器及制备方法-CN202110458556.5有效
发明人：刘金营 -专利权人：上海积塔半导体有限公司
申请日： 2021-04-27 - 公布日： 2021-10-22 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种垂直型晶体管、存储器及制备方法，通过去除栅导电层与第一栅介电层之间的第二栅介电层，以在栅导电层与第一栅介电层之间形成凹槽，由于水的介电常数较高，从而通过在凹槽中形成水介电层，可提高栅介电层的介电常数，从而可增强栅控能力，以同时实现器件的小型化及高可靠性。
垂直晶体管存储器制备方法

[发明专利]半导体结构及其形成方法-CN201310331501.3有效
发明人：庄学理;陈柏年;杨宝如 -专利权人：台湾积体电路制造股份有限公司
申请日： 2013-08-01 - 公布日： 2014-07-09 - 主分类号： H01L27/088 文献下载
摘要：第一器件包括第一栅叠层，并且第一栅叠层包括第一介电层。第二器件包括第二栅叠层，并且第二栅叠层包括第二介电层。第三器件包括第三栅叠层，并且第三器件包括第三介电层。第三介电层的厚度小于第二介电层的厚度，并且第二介电层的厚度小于第一介电层的厚度。第三栅叠层的栅极长度在量上与第一栅叠层的栅极长度和第二栅叠层的栅极长度不同。
半导体结构及其形成方法

[发明专利]双位快闪存储器的制作方法-CN200910201181.3有效
发明人：三重野文健 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-12-15 - 公布日： 2011-06-15 - 主分类号： H01L21/8247 文献下载
摘要：一种双位快闪存储器的制作方法，包括：提供半导体衬底，在所述半导体衬底上依次形成栅介电层与栅电极层，刻蚀所述栅电极层及栅介电层，形成栅极结构；侧向刻蚀栅介电层的部分区域，在栅介电层两侧形成开口；在栅电极层与半导体衬底表面形成隔离层；在半导体衬底及栅极结构上形成氧化铝，所述氧化铝填充到栅介电层的开口中，栅电极层与半导体衬底表面的隔离层将所述氧化铝与栅电极层及半导体衬底隔离；刻蚀氧化铝，仅保留位于栅介电层开口处的氧化铝，所述开口处的氧化铝形成电荷俘获层
双位快闪存制作方法

[发明专利]双位快闪存储器的制作方法-CN200910201186.6无效
发明人：三重野文健 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-12-15 - 公布日： 2011-06-15 - 主分类号： H01L29/792 文献下载
摘要：一种双位快闪存储器的制作方法，包括：提供半导体衬底，在所述半导体衬底上依次形成栅介电层与栅电极层，刻蚀所述栅电极层及栅介电层，形成栅极结构；侧向刻蚀栅介电层的部分区域，在栅介电层两侧形成开口；在栅电极层与半导体衬底表面形成隔离层；在半导体衬底及栅极结构上形成氮化硅，所述氮化硅填充到栅介电层的开口中，栅电极层与半导体衬底表面的隔离层将所述氮化硅与栅电极层及半导体衬底隔离；刻蚀氮化硅，仅保留位于栅介电层开口处的氮化硅，所述开口处的氮化硅形成电荷俘获层
双位快闪存制作方法

[发明专利]双栅介电层及半导体器件的制造方法-CN201310265449.6有效
发明人：吉扬永;姚泽强;郑智星;杨海峰 -专利权人：成都芯源系统有限公司
申请日： 2013-06-28 - 公布日： 2013-09-25 - 主分类号： H01L21/28 文献下载
摘要：提出了一种形成双栅介电层的方法及形成具有双栅介电层的半导体器件的方法。根据本公开实施例的形成双栅介电层的方法包括在半导体衬底上采用氧化该半导体衬底的方式生长形成第一栅介电层的第一薄部，随后在该第一薄部上采用淀积的方式形成第一栅介电层的第二厚部，接着去除第一栅介电层的特定部分以露出半导体衬底的特定表面区域，以及在该特定表面区域上形成第二栅介电层。将这种形成双栅介电层的方法应用于制造具有双栅介电层及沟槽隔离结构的半导体器件时不仅可以降低沟槽隔离结构边缘附近的半导体应力而且可以防止沟槽隔离结构边缘附近泄露结的形成。
双栅介电层半导体器件制造方法

[发明专利]非易失性存储器及其制造方法-CN201510060039.7有效
发明人：郑育明 -专利权人：物联记忆体科技股份有限公司;郑育明
申请日： 2015-02-05 - 公布日： 2019-08-06 - 主分类号： H01L27/11521 文献下载
摘要：存储单元具有堆叠结构、浮置栅极、隧穿介电层、抹除栅介电层、辅助栅介电层、源极区、漏极区、控制栅极以及栅间介电层。堆叠结构具有依序设置的栅介电层、辅助栅极、绝缘层以及抹除栅极。隧穿介电层设置于浮置栅极下。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。源极区与漏极区分别设置于堆叠结构与浮置栅极两侧。控制栅极设置于源极区与浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间。
非易失性存储器及其制造方法

[发明专利]栅介电层的制造方法-CN200710104426.1有效
发明人：倪志荣;韩敬仁;罗文勋 -专利权人：华邦电子股份有限公司
申请日： 2007-04-20 - 公布日： 2008-10-22 - 主分类号： H01L21/82 文献下载
摘要：本发明提供一种栅介电层的制造方法，先提供一基底，基底包括高压组件区与低压组件区，且基底中已形成有多个隔离结构，这些隔离结构凸出于基底。之后于基底上形成一层高压栅介电层，然后于高压组件区的高压栅介电层上形成保护层。接着，进行干式蚀刻步骤，移除低压组件区的部分高压栅介电层。继而进行湿式蚀刻步骤，移除低压组件区剩余的高压栅介电层。而后，移除保护层，并且于低压组件区的基底上形成一层低压栅介电层。
栅介电层制造方法

[发明专利]具有在退火的高－k栅介电层上形成的金属栅电极的半导体器件-CN200680031961.2有效
发明人： S·裴;J·麦斯;J·布拉斯克;G·德维;J·卡瓦利罗斯;R·仇;S·达塔 -专利权人：英特尔公司
申请日： 2006-08-03 - 公布日： 2008-08-27 - 主分类号： H01L21/28 文献下载
摘要：一种形成具有退火的栅介电层的晶体管栅堆叠的方法，其通过提供包括由沟槽而被分离的第一和第二间隔物的衬底而开始。在所述衬底上以及所述沟槽之内沉积共形的高－k栅介电层，并且其中所述高－k栅介电层的厚度大于或等于3埃并且小于或等于60埃。接着，在所述高－k栅介电层上沉积盖层，其中所述盖层基本上填充所述沟槽并且基本上覆盖所述高－k栅介电层。然后在大于或等于600℃的温度下退火所述高－k栅介电层。除去所述盖层以暴露所述退火的高－k栅介电层。然后在所述退火的高－k栅介电层上沉积金属层。可以使用CMP工艺除去多余的材料并完成所述晶体管栅堆叠的形成。
具有退火栅介电层上形成金属电极半导体器件

[发明专利]自对准接触窗形成方法-CN03147683.X有效
发明人：郑培仁 -专利权人：旺宏电子股份有限公司
申请日： 2003-07-16 - 公布日： 2005-01-26 - 主分类号： H01L21/28 文献下载
摘要：一种自对准接触窗形成方法，包括：于半导体衬底上设置至少一栅叠置结构；于上述半导体衬底和上述栅叠置结构上，形成第一介电层；于上述第一介电层上形成第二介电层，上述第二介电层相对于上述第一介电层具有蚀刻选择性；蚀刻上述第二介电层，以曝露出形成于上述栅叠置结构的顶表面和至少一部分上述栅叠置结构侧壁上部的上述第一介电层；除去已曝露的上述第一介电层；并在上述栅叠置结构侧壁上形成第三介电层。
对准接触形成方法

[发明专利]双位快闪存储器的制作方法-CN200910247494.2有效
发明人：三重野文健 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-12-29 - 公布日： 2011-06-29 - 主分类号： H01L21/8247 文献下载
摘要：一种双位快闪存储器的制作方法，包括：提供半导体衬底，在所述半导体衬底上依次形成栅介电层与栅电极层，刻蚀所述栅电极层及栅介电层，形成栅极结构；侧向刻蚀栅介电层的部分区域，在栅介电层两侧形成开口；在栅电极层与半导体衬底表面形成隔离层；在半导体衬底及栅极结构上形成电荷俘获材料，所述电荷俘获材料为内嵌纳米晶硅的氧化铪，所述电荷俘获材料填充到栅介电层两侧的开口内，栅电极层与半导体衬底表面的隔离层将所述电荷俘获材料与栅电极层及半导体衬底隔离；刻蚀电荷俘获材料，保留位于栅介电层两侧开口内的电荷俘获材料，所述开口内的电荷俘获材料形成电荷俘获层。
双位快闪存制作方法

[发明专利]双位快闪存储器的制作方法-CN200910201191.7有效
发明人：三重野文健 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-12-15 - 公布日： 2011-06-15 - 主分类号： H01L21/8247 文献下载
摘要：一种双位快闪存储器的制作方法，包括：提供半导体衬底，在所述半导体衬底上依次形成栅介电层与栅电极层，刻蚀所述栅电极层及栅介电层，形成栅极结构；侧向刻蚀栅介电层的部分区域，在栅介电层两侧形成开口；在栅电极层与半导体衬底表面形成隔离层；在半导体衬底及栅极结构上形成非掺杂的多晶硅，所述非掺杂的多晶硅填充到栅介电层的开口中，栅电极层与半导体衬底表面的隔离层将所述非掺杂的多晶硅与栅电极层及半导体衬底隔离；刻蚀非掺杂的多晶硅，仅保留位于栅介电层开口处的非掺杂的多晶硅，所述开口处的非掺杂的多晶硅形成电荷俘获层。
双位快闪存制作方法

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