“控制栅电极”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果6441377个，建议您升级VIP下载更多相关专利

[发明专利]一种分离栅增强的功率MOS器件-CN201910191166.9在审
发明人：乔明;王正康;方冬;王睿迪;张波 -专利权人：电子科技大学
申请日： 2019-03-12 - 公布日： 2019-06-14 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种分离栅增强的功率MOS器件，包括衬底，衬底上表面有外延层，外延层中有控制栅槽，控制栅槽中包含栅电极、分离栅电极，栅电极包括第一栅电极和第二栅电极，第一栅电极和第二栅电极位于控制栅槽的上半部分，且第一栅电极和第二栅电极通过第一介质层隔开；第一栅电极和第二栅电极位于分离栅电极的上方，且和分离栅电极通过第二介质层隔开；第一栅电极和第二栅电极通过栅介质与外延层中的体区隔开；分离栅电极位于控制栅槽的下半部分，且通过第三介质层与外延层隔开；第三介质层位于控制栅槽的下半部分，覆盖槽的侧墙和底部；本发明分开的第一栅电极和第二栅电极有效减小栅极与分离栅电极的电容耦合，进而降低器件栅电荷。
栅电极分离栅控制栅电极介质层外延层隔开功率MOS器件衬底上表面电容耦合降低器件覆盖槽栅电荷栅介质侧墙衬底减小体区

[发明专利]半导体装置的制造方法和半导体装置-CN201710726739.4有效
发明人：三原竜善 -专利权人：瑞萨电子株式会社
申请日： 2017-08-23 - 公布日： 2023-05-26 - 主分类号： H01L21/28 文献下载
摘要：形成虚设控制栅电极(DG)和存储器栅电极(MG)，以覆盖它们的方式形成层间绝缘膜(IL1)后，研磨层间绝缘膜(IL1)使虚设控制栅电极(DG)和存储器栅电极(MG)露出。之后，通过蚀刻去除虚设控制栅电极(DG)后，在作为去除了虚设控制栅电极(DG)的区域的槽内形成控制栅电极。虚设控制栅电极(DG)由非掺杂或n型的硅膜构成，存储器栅电极(MG)由p型的硅膜构成。在去除虚设控制栅电极(DG)的工序中，在虚设控制栅电极(DG)和存储器栅电极(MG)露出的状态下，在存储器栅电极(MG)比虚设控制栅电极(DG)不易被蚀刻的条件下进行蚀刻，去除虚设控制栅电极(DG)。
半导体装置制造方法

[发明专利]半导体器件及其制造方法-CN200610167595.5有效
发明人：浅见良信 -专利权人：株式会社半导体能源研究所
申请日： 2006-12-25 - 公布日： 2007-07-04 - 主分类号： H01L29/788 文献下载
摘要：提供了这样一种半导体器件及其制造方法，它在不导致形成控制栅电极过程中的未对准问题并且不产生控制栅电极与浮动栅电极之间的泄漏的情况下以自对准方式形成。该半导体器件包括半导体膜、该半导体膜上的第一栅绝缘膜、该第一栅绝缘膜上的浮动栅电极、覆盖该浮动栅电极的第二栅绝缘膜、以及该第二栅绝缘膜上的控制栅电极。该控制栅电极被形成为覆盖该浮动栅电极，并且它们之间插入第二栅绝缘膜，该控制栅电极设有侧壁，且该侧壁形成于控制栅电极中由于浮动栅电极而产生的阶梯部分上。
半导体器件及其制造方法

[实用新型]一种新型屏蔽栅MOSFET器件栅结构-CN202220457562.9有效
发明人：王新;周仲建;张帅 -专利权人：成都复锦功率半导体技术发展有限公司
申请日： 2022-03-04 - 公布日： 2023-03-21 - 主分类号： H01L29/78 文献下载
摘要：本申请涉及半导体技术领域，公开了一种新型屏蔽栅MOSFET器件栅结构，自下而上依次生长有衬底、半导体漂移区、body区和半导体源区，还包括栅结构，所述栅结构从半导体源区中间部位向下贯穿body区后延伸至半导体漂移区内，由位于中间部位的屏蔽栅和位于屏蔽栅上方的控制栅构成；所述衬底的下方设置有漏电极，半导体源区的上方设置有源电极，所述屏蔽栅和控制栅分别从栅结构中引出，形成屏蔽栅电极和控制栅电极；所述屏蔽栅电极、控制栅电极以及源电极在芯片表面形成互不接触的屏蔽栅电极PAD、控制栅电极PAD以及源电极PAD。通过将屏蔽栅电极从栅结构中单独引出进行控制，能够有效降低器件导通时，屏蔽栅极侧壁区域电阻和调节工艺变化对器件击穿电压性能的影响。
一种新型屏蔽 mosfet 器件结构

[发明专利]独立栅控制的纳米线隧穿场效应器件及其制造方法-CN201210531452.3无效
发明人：何进;张爱喜;梅金河;朱小安;杜彩霞 -专利权人：深港产学研基地
申请日： 2012-12-11 - 公布日： 2013-03-13 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种独立栅控制的纳米线隧穿场效应器件，由控制栅电极(2)、调节栅电极(1)、源区(6)、漏区(7)、沟道区(5)、调节栅介质层(3)和控制栅介质层(4)组成，成轴对称：调节栅电极位于中心；沟道区及其两侧的源区和漏区与调节栅电极通过调节栅介质层电隔离，并同轴全套入调节栅电极；沟道区、源区和漏区的总长度与调节栅电极和调节栅介质层的长度都相等；控制栅电极与沟道区通过控制栅介质电隔离，并同轴全套入沟道区；控制栅电极、控制栅介质层和沟道区的长度都相等。这种晶体管，引入调节栅电极使其工作于独立栅控的条件下，能动态调节阈值电压，降低电路功耗，而工作于共栅条件下，能提高器件的电流开关比和驱动能力。
独立控制纳米线隧穿场效应器件及其制造方法

[发明专利]非易失性存储器及其制造方法-CN201110378154.0有效
发明人：金珉澈;沈载煌;宋尚彬 -专利权人：三星电子株式会社
申请日： 2011-11-24 - 公布日： 2012-07-04 - 主分类号： H01L27/115 文献下载
摘要：一种非易失性存储器，包括：衬底；在所述衬底上的控制栅电极；以及在所述控制栅电极和所述衬底之间的电荷存储区域。控制栅掩模图案位于所述控制栅电极上，所述控制栅电极包括控制基础栅和在所述控制基础栅上的控制金属栅。所述控制金属栅的宽度小于所述控制栅掩模图案的宽度。抗氧化间隔物位于所述控制栅掩模图案和所述控制基础栅之间在所述控制金属栅的侧壁处。
非易失性存储器及其制造方法

[发明专利]半导体器件及其制造方法-CN201710679467.7有效
发明人：川岛祥之;井上真雄;吉富敦司 -专利权人：瑞萨电子株式会社
申请日： 2017-08-10 - 公布日： 2022-08-12 - 主分类号： H01L29/792 文献下载
摘要：一种存储单元，其包括控制栅电极和存储栅电极。控制栅电极被形成在包括半导体衬底一部分的鳍FA的上表面和侧壁上方。存储栅电极在相邻于控制栅电极的一个侧表面的位置中通过ONO膜被形成在控制栅电极的一个侧表面以及鳍的上表面和侧壁上方。而且，控制栅电极和存储栅电极由n型多晶硅形成。第一金属膜被设置在栅电极和控制栅电极之间。第二金属膜被设置在ONO膜和存储栅电极之间。第一金属膜的功函数大于第二金属膜的功函数。
半导体器件及其制造方法

[发明专利]一种低栅电荷的功率MOS器件及其制造方法-CN202010352084.0有效
发明人：乔明;王正康;董仕达;张波 -专利权人：电子科技大学
申请日： 2020-04-28 - 公布日： 2021-08-17 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种低栅电荷的功率MOS器件及其制造方法，M型栅极结构降低控制栅与分离栅电极之间的交叠面积，引入低k材料可降低隔离介质的介电常数，二者相结合可使器件寄生电容Cgs极大降低，提高器件开关速度，降低开关损耗本发明包括衬底，衬底上表面有外延层，外延层中有控制栅槽，控制栅槽中包含栅电极、分离栅电极。栅电极为M型，位于控制栅槽的上半部分，且位于分离栅电极的上方，栅电极和分离栅电极通过低介电常数材料隔开，栅电极通过栅介质与外延层中的阱区隔开，分离栅电极位于控制栅槽的下半部分，且通过槽内介质与外延层隔开阱区内包含阱区电极，阱区上部为源区，源区与阱区电极通过金属相连并引出电极。
一种电荷功率 mos 器件及其制造方法

[发明专利]一种独立栅控制的无结纳米线场效应晶体管-CN201210531435.X无效
发明人：何进;梅金河;张爱喜;朱小安;杜彩霞 -专利权人：北京大学深圳研究院
申请日： 2012-12-11 - 公布日： 2013-03-20 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种独立栅控制的无结纳米线场效应晶体管，由控制栅电极(7)、调节栅电极(5)、源区(1)、漏区(3)、沟道区(2)、控制栅介质层(6)和调节栅介质层(4)组成，成轴对称：调节栅电极位于中心；沟道区及其两侧的源区和漏区与调节栅电极通过调节栅介质层电隔离，并同轴全套入调节栅电极；沟道区、源区和漏区的总长度与调节栅电极和调节栅介质层的长度都相等；控制栅电极与沟道区通过控制栅介质电隔离，并同轴全套入沟道区；控制栅电极、控制栅介质层和沟道区的长度都相等。这种场效应晶体管，具有两个电学上不连通的栅电极，在尺寸缩小中提高了器件综合性能，为低功耗集成电路提供了一种低工艺成本的备选方案。
一种独立控制纳米场效应晶体管

[发明专利]非易失性存储器件及其制造方法-CN200610165952.4无效
发明人：金元柱;金锡必;朴允童 -专利权人：三星电子株式会社
申请日： 2006-12-11 - 公布日： 2008-01-30 - 主分类号： H01L27/115 文献下载
摘要：所述非易失性存储器件包括多个第一控制栅电极，各个第一控制栅电极形成得凹入半导体基底内。多个第二控制栅电极以这样的方式形成，使得各个第二控制栅电极设置在多个第一控制栅电极的两个相邻的部分之间。所述多个第二控制栅电极形成于半导体基底上，在多个第一控制栅电极上方。多个第一存储节点膜分别设置在半导体基底和多个第一控制栅电极之间。多个第二存储节点膜分别设置在所述半导体基底和所述多个第二控制栅电极之间。
非易失性存储器及其制造方法

[发明专利]降低窄控制栅结构栅电阻的金属布线方法-CN202010232579.X有效
发明人：乔明;董仕达;王正康;方冬;王卓;张波 -专利权人：电子科技大学
申请日： 2020-03-28 - 公布日： 2023-03-28 - 主分类号： H01L21/8234 文献下载
摘要：本发明提供一种降低窄控制栅结构栅电阻的金属布线方法，在栅结构上每隔一定的间距刻为第一栅电极和第二栅电极，同时每隔一定间距保留完整控制栅电极，从而构成第一、第二栅电极与完整栅电极间隔排列的结构，在完整栅电极部位打孔引出金属，为第一层金属；在源区与分离栅上打孔引出金属，为第二层金属；两层金属之间由介质层隔开，通过第一层金属在Y方向上与栅电极的多点接触，解决Y方向上控制栅电极路径过长带来的栅电阻增大问题，同时，通过控制完整栅电极在Y方向上的间距来控制栅电阻的大小，由此利用多层金属得到低栅电阻的窄栅结构的金属氧化物半导体场效应管，使得本发明所述器件既有低栅电容特性，又有低栅电阻特性。
降低控制结构电阻金属布线方法

[发明专利]非易失性存储器件及其制造方法-CN201210495618.0无效
发明人：安泳洙;吴政燮 -专利权人：爱思开海力士有限公司
申请日： 2012-11-28 - 公布日： 2013-12-04 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种非易失性存储器件，所述非易失性存储器件包括：沟道层，所述沟道层垂直于衬底的表面而突出；隧道绝缘层，所述隧道绝缘层形成在沟道层的表面上；层叠结构，在所述层叠结构中，沿着沟道层交替地形成有多个浮栅电极和多个控制栅电极；以及电荷阻挡层，所述电荷阻挡层插入在所述多个浮栅电极中的每个浮栅电极与所述多个控制栅电极中的每个控制栅电极之间，其中，浮栅电极包括第一浮栅电极和第二浮栅电极，所述第一浮栅电极处在两个控制栅电极之间，所述第二浮栅电极位于层叠结构的最下部和最上部，且在平行于衬底的方向上具有比第一浮栅电极小的宽度。
非易失性存储器及其制造方法

[发明专利]一种人工耳蜗植入体无损测试装置及测试方法-CN201811631008.2有效
发明人：郭朝阳;徐振;黄金明 -专利权人：上海华聆人工耳医疗科技有限公司
申请日： 2018-12-29 - 公布日： 2023-10-17 - 主分类号： G01R31/52 文献下载
摘要：本发明涉及一种人工耳蜗植入体无损测试装置及测试方法，所述人工耳蜗植入体包括依次连接的蜗外参考电极、解码器芯片和主电极，主电极包括通过绝缘涂层间隔设置的多个电极环，且绝缘涂层的宽度大于电极环的宽度，所述无损测试装置包括栅控制电路板，该栅控制电路板正面设置有均匀间隔分布的多条导电栅，背面设置有栅控制电路，主电极覆盖于栅控制电路板正面上，且主电极和栅控制电路板间设置有使电极环和导电栅导通的生理盐水，栅控制电路通过栅控制输出端与负载电阻连接，负载电阻与蜗外参考电极连接，栅控制电路板上导电栅的设置位置与主电极上电极环的设置位置相匹配。
一种人工耳蜗植入无损测试装置方法

[实用新型]一种人工耳蜗植入体无损测试装置-CN201822271330.0有效
发明人：郭朝阳;徐振;黄金明 -专利权人：上海华聆人工耳医疗科技有限公司
申请日： 2018-12-29 - 公布日： 2019-09-24 - 主分类号： G01R31/02 文献下载
摘要：本实用新型涉及一种人工耳蜗植入体无损测试装置，所述人工耳蜗植入体包括依次连接的蜗外参考电极、解码器芯片和主电极，主电极包括通过绝缘涂层间隔设置的多个电极环，且绝缘涂层的宽度大于电极环的宽度，所述无损测试装置包括栅控制电路板，该栅控制电路板正面设置有均匀间隔分布的多条导电栅，背面设置有栅控制电路，主电极覆盖于栅控制电路板正面上，且主电极和栅控制电路板间设置有使电极环和导电栅导通的生理盐水，栅控制电路通过栅控制输出端与负载电阻连接，负载电阻与蜗外参考电极连接，栅控制电路板上导电栅的设置位置与主电极上电极环的设置位置相匹配。
主电极控制电路板电极环无损测试装置控制电路人工耳蜗导电栅植入体本实用新型参考电极负载电阻绝缘涂层设置位置均匀间隔分布解码器芯片控制输出端背面设置间隔设置生理盐水依次连接正面设置导通匹配测试覆盖

[发明专利]非易失性半导体存储器件及其制造方法-CN201410049569.7在审
发明人：藤井光太郎 -专利权人：株式会社东芝
申请日： 2014-02-13 - 公布日： 2015-03-18 - 主分类号： H01L27/115 文献下载
摘要：根据一个实施例，一种非易失性半导体存储器件包括半导体区域、元件隔离区域、控制栅电极、浮栅层、第一绝缘膜、第二绝缘膜、选择栅电极和接触电极。所述元件隔离区域设置在所述半导体区域之间。所述控制栅电极设置在所述半导体区域上。所述浮栅层设置在所述半导体区域与所述控制栅电极相互交叉的位置上。所述第一绝缘膜设置在所述浮栅层与所述半导体区域之间。所述第二绝缘膜设置在所述浮栅层与所述控制栅电极之间。所述选择栅电极设置在所述半导体区域上。所述接触电极被置于所述选择栅电极的与所述控制栅电极相反的一侧，并且与所述半导体区域之一接触。
非易失性半导体存储器件及其制造方法

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
下一页»
尾页
共 100000 条