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[发明专利]一种半导体器件及其制造方法、电子设备-CN202010833768.2有效
发明人：李永亮;程晓红;李俊杰;王文武 -专利权人：中国科学院微电子研究所
申请日： 2020-08-18 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，在抑制源区和漏区向半导体衬底漏电的情况下，提高半导体器件的性能。该半导体器件包括半导体衬底、堆叠结构、源区、漏区、栅堆叠和隔离结构。堆叠结构形成在半导体衬底上。堆叠结构包括多层间隔分布的半导体材料层。每层半导体材料层均包括源形成区、漏形成区、以及位于源形成区和漏形成区之间的沟道区。源区至少包括每一层半导体材料层位于源形成区的部分，漏区至少包括每一层半导体材料层位于漏形成区的部分。栅堆叠环绕在每一沟道区的外围。隔离结构位于相邻源形成区之间、源形成区和半导体衬底之间，以及相邻漏形成区之间、漏形成区和半导体衬底之间。
一种半导体器件及其制造方法电子设备

[发明专利]在衬底和/或鳍中包括器件隔离区的半导体器件-CN201710886543.1在审
发明人：郭大荣;朴起丙;吕京奂;李承宰;田炅烨;河承锡;玄尚镇 -专利权人：三星电子株式会社
申请日： 2017-09-27 - 公布日： 2018-04-03 - 主分类号： H01L27/088 文献下载
摘要：提供了半导体器件。一种半导体器件包括半导体衬底。半导体器件包括在半导体衬底中的第一源极/漏极区和第二源极/漏极区。此外，半导体器件包括在第一源极/漏极区与第二源极/漏极区之间在半导体衬底中的多层器件隔离区。多层器件隔离区包括凸出部分，该凸出部分远离半导体衬底凸出超过第一源极/漏极区和第二源极/漏极区的各自的最上表面。
衬底包括器件隔离半导体器件

[发明专利]半导体装置-CN201810289668.0有效
发明人：权台纯;李正允;池雅凛;闵庚石;成金重 -专利权人：三星电子株式会社
申请日： 2018-04-03 - 公布日： 2021-09-17 - 主分类号： H01L29/06 文献下载
摘要：公开一种半导体装置。半导体装置包含衬底、沟道半导体图案、栅极电极、源区/漏区以及气隙。沟道半导体图案竖直地堆叠在衬底上且彼此间隔开。栅极电极跨过沟道半导体图案。源区/漏区位于栅极电极的相对侧边，源区/漏区连接到沟道半导体图案。气隙位于衬底与源区/漏区的底部表面之间，以使得源区/漏区的底部表面不接触衬底。
半导体装置

[发明专利]半导体结构及半导体结构的制备方法-CN202210787527.8在审
发明人：窦涛 -专利权人：长鑫存储技术有限公司
申请日： 2022-07-04 - 公布日： 2022-09-30 - 主分类号： H01L29/06 文献下载
摘要：本公开实施例涉及一种半导体结构及半导体结构的制备方法，半导体结构包括：基底；位于基底上的半导体柱，半导体柱具有沟道区以及位于沟道区相对两侧的第一源漏区以及第二源漏区；半导体柱还包括：第一掺杂区，第一掺杂区的半导体柱环绕第一源漏区的半导体柱的部分侧面，且第一掺杂区的半导体柱与沟道区的半导体柱相接，第一掺杂区的掺杂离子类型与第一源漏区的掺杂离子类型不同，第一掺杂区的半导体柱接地。本公开实施例有利于抑制半导体结构的浮体效应。
半导体结构制备方法

[发明专利]纳米线晶体管及其制作方法-CN201810509202.7有效
发明人：许峰;高滨;李辛毅;吴华强;钱鹤 -专利权人：厦门半导体工业技术研发有限公司
申请日： 2018-05-24 - 公布日： 2022-07-08 - 主分类号： H01L29/78 文献下载
摘要：一种纳米线晶体管及其制作方法，该纳米线晶体管包括：半导体线、半导体层、源极和漏极。半导体线包括第一半导体材料并且包括源区、漏区和沟道区，沿所述半导体线的轴向方向，所述沟道区位于所述源区和所述漏区之间；半导体层包括第二半导体材料并且包覆所述半导体线的沟道区；所述源极位于所述半导体线的源区内并与所述半导体线的源区直接接触，所述漏极位于所述半导体线的漏区内并与所述半导体线的漏区直接接触。在该纳米线晶体管中，由于源极和漏极与半导体线直接接触，栅极电场对沟道的控制作用得到加强，从而避免或减小栅致漏极泄漏电流，有利于提高纳米线晶体管的开关态电流比。
纳米晶体管及其制作方法

[发明专利]一种半导体器件及其制造方法-CN202010362746.2有效
发明人：孙超 -专利权人：长江存储科技有限责任公司
申请日： 2020-04-30 - 公布日： 2021-07-06 - 主分类号： H01L29/78 文献下载
摘要：本申请实施例公开一种半导体器件，包括：半导体衬底，所述半导体衬底内形成有源区、漏区、以及连接所述源区和所述漏区的沟道区；隔离结构，位于所述半导体衬底内；所述隔离结构遮挡在所述源区和所述漏区之间，以阻隔所述源区和所述漏区之间的直线电流路径；栅极结构，至少位于所述半导体衬底的所述沟道区之上。
一种半导体器件及其制造方法

[发明专利]包括场效应晶体管的半导体装置-CN200510129439.5无效
发明人：菰田泰生 -专利权人：株式会社东芝
申请日： 2005-12-08 - 公布日： 2006-06-14 - 主分类号： H01L29/78 文献下载
摘要：半导体装置包括半导体区域、源极和漏区、门绝缘薄膜以及门电极。半导体区域具有平面取向(001)。源极和漏区在半导体区域中彼此远离地形成，并且沟道区在半导体区域中源极和漏区之间形成。沟道区的沟道长度方向设置为沿着半导体区域的方向<100>。沿着沟道长度方向生成张应力。门绝缘薄膜形成在源区和漏区之间的半导体区域上。门电极形成在门绝缘薄膜上。
包括场效应晶体管半导体装置

[发明专利]半导体器件及其制备方法-CN202011300897.1在审
发明人：孙超 -专利权人：长江存储科技有限责任公司
申请日： 2020-11-19 - 公布日： 2021-02-26 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种半导体器件及其制备方法，半导体器件包括：半导体衬底；阱区设置在半导体衬底中；栅极设置于半导体衬底上，且栅极在半导体衬底的厚度方向上与阱区的一部分重叠，以在阱区中定义沟道区；重掺杂源极区及重掺杂漏极区设置在阱区中，且位于沟道区的两侧，轻掺杂漏区设置在阱区中，且位于重掺杂源极区与沟道区之间及重掺杂漏极区与沟道区之间；栅氧化层设置在半导体衬底上，位于栅极与阱区之间，且在半导体衬底的厚度方向上栅氧化层与轻掺杂漏区至少部分重叠；隔离层设置在轻掺杂漏区与栅氧化层之间，隔离层的导电类型与轻掺杂漏区的导电类型互补。本发明减小了界面缺陷对轻掺杂漏区的影响，提高了半导体器件的可靠性等性能。
半导体器件及其制备方法

[发明专利]集成电路结构中的源极/漏极区-CN202011515928.5在审
发明人：马子烜;A·S·墨菲;G·A·格拉斯;B·古哈 -专利权人：英特尔公司
申请日： 2020-12-21 - 公布日： 2021-09-28 - 主分类号： H01L29/78 文献下载
摘要：本发明标题为“集成电路结构中的源极/漏极区”。在本文中公开了集成电路（IC）结构中的源极/漏极区以及相关方法和组件。例如，在一些实施例中，IC结构可以包括：沟道区，所述沟道区包括第一半导体导线和第二半导体导线；以及接近沟道区的源极/漏极区，其中，源极/漏极区包括接近第一半导体导线的端部的第一半导体部分，源极/漏极区包括接近第二半导体导线的端部的第二半导体部分，并且，源极/漏极区包括至少部分地位于第一半导体部分与第二半导体部分之间的接触金属。
集成电路结构中的漏极区

[发明专利]具有源极/漏极覆盖层的FinFET-CN201510172108.3有效
发明人：江国诚;冯家馨;吴志强 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-04-13 - 公布日： 2019-07-19 - 主分类号： H01L29/78 文献下载
摘要：一种器件包括半导体衬底以及延伸至半导体衬底内的隔离区。半导体鳍位于隔离区的相对部分之间，其中，半导体鳍位于隔离区的顶面上方。栅极堆叠件与半导体鳍重叠。源极/漏极区位于栅极堆叠件的侧部上并且连接至半导体鳍。源极/漏极区包括比半导体鳍薄的内部以及位于内部外侧的外部。半导体鳍和源极/漏极区的内部具有相同的IV族半导体的组分。本发明还涉及具有源极/漏极覆盖层的FinFET。
有源覆盖层 finfet

[发明专利]一种半导体结构及其制造方法-CN201110174687.7有效
发明人：朱慧珑;尹海洲;骆志炯 -专利权人：中国科学院微电子研究所;北京北方微电子基地设备工艺研究中心有限责任公司
申请日： 2011-06-27 - 公布日： 2013-01-02 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种半导体结构，该结构包括衬底、源区绝缘塞、漏区凹槽、半导体基体、栅极堆叠、侧墙、源区、漏区，其中所述栅极堆叠位于所述半导体基体之上，所述侧墙位于所述栅极堆叠的侧壁上，所述源区、漏区嵌于所述半导体基体中，并分别位于所述栅极堆叠的两侧，所述源区绝缘塞和漏区凹槽嵌于所述衬底之中，分别靠近所述源区和漏区，所述源区绝缘塞和漏区凹槽在所述半导体基体下方至少有一部分相连，所述半导体基体夹嵌于所述源区绝缘塞和漏区凹槽之间相应地，本发明还提供了一种半导体结构的制造方法。利于提高器件性能，抑制短沟效应，提高器件按比例缩小的能力，并降低成本，简化工艺。
一种半导体结构及其制造方法

[发明专利]半导体元件及其形成方法-CN200710110251.5有效
发明人：顾克强;聂俊峰;黄立平;王志强;陈建豪;张绚;王立廷;李资良;陈世昌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2007-06-08 - 公布日： 2007-12-12 - 主分类号： H01L29/78 文献下载
摘要：本发明的半导体元件具有半导体衬底；栅极堆叠，位于半导体衬底上；n型轻掺杂源/漏极区，位于半导体衬底中且邻接栅极堆叠，其中n型轻掺杂源/漏极区包括n型杂质；n型重掺杂源/漏极区，位于半导体衬底中且邻接栅极堆叠，其中该n型重掺杂源/漏极区包括n型杂质；预先非晶态注入区，位于半导体衬底中，其中预先非晶态注入区包括后注入区；以及间隙阻挡区，位于半导体衬底中，其中间隙阻挡区的深度大于n型轻掺杂源/漏极区的深度，但小于后注入区的深度由于本发明的间隙阻挡区位于后注入区与轻掺杂源/漏极区之间，可降低轻掺杂源/漏极区中磷扩散的问题。此外，因为磷具有高活化率，因此MOS元件具有低片电阻。
半导体元件及其形成方法

[发明专利]用于块体FinFET技术的漏极延伸MOS器件-CN201310276227.4有效
发明人： M.什里瓦斯塔瓦;H.戈斯纳 -专利权人：英特尔移动通信有限责任公司
申请日： 2013-07-03 - 公布日： 2014-01-22 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及用于块体FinFET技术的漏极延伸MOS器件。一些方面涉及一种包括被布置在半导体衬底之上且在源极区和漏极区之间侧向延伸的半导体鳍的FinFET。浅沟槽隔离（STI）区侧向包围半导体鳍的下部，并且半导体鳍的上部保留在STI区之上。栅极电极横越在半导体鳍之上以在导电栅极电极之下的半导体鳍中定义沟道区。穿通阻断区能够在半导体鳍的下部中在源极区和沟道区之间延伸。漏极延伸区能够在半导体鳍的下部中在漏极区和沟道区之间延伸。还公开了其他器件和方法。
用于块体 finfet 技术延伸 mos 器件

[发明专利]用于块体FinFET技术的漏极延伸MOS器件-CN201610918509.3有效
发明人： M.什里瓦斯塔瓦;H.戈斯纳 -专利权人：英特尔德国有限责任公司
申请日： 2013-07-03 - 公布日： 2020-12-08 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及用于块体FinFET技术的漏极延伸MOS器件。一些方面涉及一种包括被布置在半导体衬底之上且在源极区和漏极区之间侧向延伸的半导体鳍的FinFET。浅沟槽隔离（STI）区侧向包围半导体鳍的下部，并且半导体鳍的上部保留在STI区之上。栅极电极横越在半导体鳍之上以在导电栅极电极之下的半导体鳍中定义沟道区。穿通阻断区能够在半导体鳍的下部中在源极区和沟道区之间延伸。漏极延伸区能够在半导体鳍的下部中在漏极区和沟道区之间延伸。还公开了其他器件和方法。
用于块体 finfet 技术延伸 mos 器件

[发明专利]一种半导体器件及其形成方法-CN201010189992.9有效
发明人：朱慧珑 -专利权人：中国科学院微电子研究所
申请日： 2010-05-25 - 公布日： 2011-11-30 - 主分类号： H01L29/78 文献下载
摘要：一种半导体器件，包括，半导体基体，所述半导体基体位于绝缘层上；源漏区，所述源漏区接于所述半导体基体中相对的第一侧面；栅极，所述栅极位于所述半导体基体中相对的第二侧面上；所述半导体基体具有空腔，所述空腔暴露所述绝缘层一种半导体器件的形成方法，包括：在绝缘层上形成半导体基底；形成源漏区，所述源漏区接于所述半导体基底中相对的第一侧面；形成栅极，所述栅极位于所述半导体基底中相对的第二侧面上；去除所述半导体基底内部分材料，以在所述半导体基底内形成空腔，所述空腔暴露所述绝缘层。利于减小短沟道效应、源漏区电阻及寄生电容。
一种半导体器件及其形成方法

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