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[发明专利]改善器件负偏压温度不稳定性的方法-CN201410162847.X有效
发明人：朱双龙;胡鹏超;刘景富 -专利权人：上海华力微电子有限公司
申请日： 2014-04-22 - 公布日： 2017-05-24 - 主分类号： H01L21/28 文献下载
摘要：利用干法沉积工艺替代湿法沉积工艺来沉积栅极氧化层；而且在沉积栅极氧化层之后，利用高温热氧化工艺在放置了待处理器件的氧化工艺腔中通入氧化气体以生长栅极隔离薄膜。而且，可以在利用高温热氧化工艺生长栅极隔离薄膜的过程中，在氧化气体中掺入二氯硅烷以完成栅极隔离薄膜的高温热氧化工艺。
改善器件偏压温度不稳定性方法

[发明专利]一种电路连通和隔离结构及其形成方法-CN202110128282.3在审
发明人：胡杏;邹文;许乐 -专利权人：格科微电子（上海）有限公司
申请日： 2021-01-29 - 公布日： 2022-07-29 - 主分类号： H01L21/768 文献下载
摘要：本发明提供一种电路连通和隔离结构及其形成方法，主要包括：在半导体衬底上通过第一刻蚀过程同时形成连通结构和隔离结构，控制所述连通结构和隔离结构的形状，使得所述隔离结构在绝缘薄膜沉积的过程中先于所述连通结构封口，以实现电路之间的物理隔离，之后通过第二刻蚀过程及金属填充工艺实现所述连通结构的电性连接。在不改变现有工艺流程和工艺复杂度的前提下，使得隔离结构和连通结构在同时在半导体衬底上形成，解决传统硅通孔结构在电路隔离时产生的应力问题。
一种电路连通隔离结构及其形成方法

[发明专利]一种双深度浅沟道隔离槽的制备方法-CN201310195625.3无效
发明人：杨渝书;秦伟;黄海辉 -专利权人：上海华力微电子有限公司
申请日： 2013-05-23 - 公布日： 2013-09-18 - 主分类号： H01L21/762 文献下载
摘要：本发明提供一种双深度浅沟道隔离槽的制备方法，通过逻辑区深浅沟道隔离槽工艺和感光区浅浅沟道隔离槽工艺这两道完全独立的制备工艺来完成双深度浅沟道隔离槽的制备，因而避免了深浅沟道隔离槽的双斜度形貌；同时利用ODL填充性好的特点，来完成对深浅沟道隔离槽的填充和平坦化；进一步利用浅浅沟道隔离槽的深度较浅的特点，直接将第二光刻胶层和有机绝缘层作为感光区浅STI刻蚀的掩膜层，从而避免了硬掩膜层在两道STI刻蚀中形成台阶状高度差的问题
一种深度沟道隔离制备方法

[发明专利]用于柔性印刷电路板的高温固化工艺的防静电性隔离件-CN200680002025.9无效
发明人：徐光锡;金钟银;金永太 -专利权人：徐光锡
申请日： 2006-01-09 - 公布日： 2008-01-09 - 主分类号： H05K3/28 文献下载
摘要：本发明涉及一种用于柔性印刷电路板的高温固化工艺的防静电性隔离件。具体地讲，在本发明的在高温工艺中使用的用于柔性印刷电路板的形成有耐久防静电层的隔离件中，通过涂覆包含金属氧化物、有机或无机粘合剂以及用于提供防粘性的添加剂作为有效成分的防静电溶液，并将其干燥，以形成防静电层，从而在隔离件的表面上提供耐久的防静电性能和防粘性能，并且所述隔离件可在高温工艺中使用。本发明的隔离件不是可以在室温下使用的普通运送用隔离件，本发明的隔离件可以在高于150℃的温度下使用，并且不会产生黑色杂质，而且还具有防粘性，可在高温工艺中防止柔性印刷电路板的阻焊剂的剥离。
用于柔性印刷电路板高温固化工艺静电隔离

[发明专利]快闪存储器件的制造方法-CN200510006346.3无效
发明人：宋弼根;朴相昱 -专利权人：海力士半导体有限公司
申请日： 2005-01-26 - 公布日： 2006-01-18 - 主分类号： H01L21/8247 文献下载
摘要：揭露了使用STI工艺制造快闪存储器件的方法。通过斜向离子注入工艺和湿蚀刻工艺，突出结构的隔离膜变为突头结构的隔离膜。通过CMP工艺和回蚀刻工艺两个步骤去除多晶硅层，直至暴露隔离膜的顶部，由此形成浮置栅以及单元的高电压与低电压晶体管的栅极。如此，因为突头结构的隔离膜与浮置栅同时形成，可确保有源区和浮置栅之间的覆盖余量而与快闪存储器件的缩小无关。而且，当形成突头结构的隔离膜时，可避免在有源区之间的边界处产生沟。
闪存器件制造方法

[发明专利]一种优化的背照式CIS像素区深P型隔离阱的制备方法-CN201510608936.7在审
发明人：张磊;姬峰;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2015-09-22 - 公布日： 2015-12-30 - 主分类号： H01L27/146 文献下载
摘要：本发明主要是关于半导体领域的图像传感器装置，旨在提供了一种优化的背照式CIS像素区深P型隔离阱的制备方法，先在晶圆正面形成第一深P型隔离阱，然后在晶圆背面形成第二深P型隔离阱，该两者结合起来作为整体的深P型隔离阱。有效降低深P型隔离阱形成过程中光刻胶的深宽比和注入离子束能量的要求，克服传统深P型隔离阱形层工艺过程中所遭遇的超高深宽比，导致光刻胶倒塌等光刻工艺极限问题，从而提高硅片的可加工性，降低工艺缺陷，使其满足的稳定量产工艺的要求
一种优化背照式 cis 像素隔离制备方法

[发明专利]用于CIS器件的隔离区形成方法、半导体器件结构-CN202011513417.X在审
发明人：邱元元;郭振强;黄鹏;范晓 -专利权人：华虹半导体（无锡）有限公司
申请日： 2020-12-18 - 公布日： 2021-04-16 - 主分类号： H01L21/762 文献下载
摘要：本申请公开了一种用于CIS器件的隔离区形成方法、半导体器件结构，涉及半导体制造领域。该用于CIS器件的隔离区形成方法包括在衬底上形成阻挡层；所述阻挡层下方为氧化层，所述氧化层下方为氮化硅层，所述衬底中形成有浅沟槽隔离，在所述阻挡层表面形成硬掩膜层，所述硬掩膜层的材料为氧化物；通过光刻工艺和刻蚀工艺在所述硬掩膜层中形成隔离区图案；根据所述隔离区图案进行离子注入工艺，在所述衬底中形成隔离区；解决了目前光刻胶难以满足小尺寸器件高宽深比的高能注入工艺需求的问题；达到了有效实现小尺寸器件的高能离子注入的效果。
用于 cis 器件隔离形成方法半导体器件结构

[发明专利]隔离改进的2D1R工艺方法及2D1R阵列-CN202210108675.2在审
发明人：曹恒;仇圣棻 -专利权人：昕原半导体（上海）有限公司
申请日： 2022-01-28 - 公布日： 2023-05-23 - 主分类号： H01L21/84 文献下载
摘要：本发明提供一种隔离改进的2D1R工艺方法及2D1R阵列，在SOI硅片上进行工艺处理以形成深隔离槽，并使深隔离槽与SOI硅片上的氧化层接触；再基于深隔离槽对所述SOI硅片进行离子注入以形成n阱区域与p阱区域；在n阱区域与p阱区域上进行工艺处理以形成浅隔离槽，并在浅隔离槽的两侧进行离子注入以形成n+有源区和p+有源区；通过接触孔将n+有源区、p+有源区与后段器件相连接，从而通过采用SOI技术，可以在降低隔离槽深度的条件下实现更好的阱与阱的隔离效果，同时也可以形成n阱与p阱交替存在的二极管阵列，改善了工艺窗口，实现更小单元尺寸的2D1R阵列。
隔离改进 d1r 工艺方法阵列

[发明专利]半导体结构的制作方法-CN201410306980.8在审
发明人：付洋;殷冠华;陈广龙 -专利权人：上海华力微电子有限公司
申请日： 2014-06-30 - 公布日： 2014-10-01 - 主分类号： H01L21/311 文献下载
摘要：本发明提供一种半导体结构的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有若干隔离结构，隔离结构之间为有源区域，所述有源区域上依次形成有缓冲层、氮化硅层；进行第一次刻蚀工艺，去除部分氮化硅层；进行湿法刻蚀工艺，去除部分隔离结构；在所述湿法工艺之后，进行第二次刻蚀工艺，去除剩余的氮化硅层，露出下方的缓冲层；在所述隔离结构之间的缓冲层上沉积多晶硅层。本发明的方法能提高多晶硅填充的工艺质量，解决多晶硅填充后的表面凹陷和缝隙问题。
半导体结构制作方法

[实用新型]一种电化学电镀设备-CN201621232155.9有效
发明人：熊锡宗 -专利权人：中芯国际集成电路制造（天津）有限公司;中芯国际集成电路制造（上海）有限公司
申请日： 2016-11-15 - 公布日： 2017-05-24 - 主分类号： H01L21/67 文献下载
摘要：本实用新型公开一种电化学电镀设备，所述电化学电镀设备包括至少一个用于对晶片进行电镀工艺的电镀模块、至少一个用于对晶片进行晶片斜边清洗工艺的边缘金属清洗模块、至少一个用于隔离电镀模块和边缘金属清洗模块的工作空间的隔离部件通过增设隔离部件实现对电镀模块和边缘金属清洗模块的工作空间的隔离，以避免出现电镀工艺与晶片斜边清洗工艺同在同一工作空间中进行，进行晶片斜边清洗制作工艺时采用的化学调剂存在液滴飞溅及蒸发的现象，导致对进行电镀工艺的晶片造成污染的问题，提高了电镀工艺的工作空间的洁净度，提高了产品良率。
一种电化学电镀设备

[实用新型]一种FinFET集成电路制造工艺中Fin高度的测试结构-CN202022940754.9有效
发明人：张飞虎 -专利权人：杭州广立微电子股份有限公司
申请日： 2020-12-10 - 公布日： 2021-08-31 - 主分类号： H01L21/66 文献下载
摘要：本实用新型涉及一种FinFET集成电路制造工艺中Fin高度的测试结构，包括至少一个基本单元；基本单元包括衬底、待测Fin、待测栅极和隔离层；待测Fin嵌于隔离层中；隔离层平辅在衬底上表面，其厚度为极板距离；待测栅极置于隔离层上表面，所述衬底、隔离层与待测栅极形成平行板电容器结构。本实用新型的一种FinFET集成电路制造工艺中Fin高度的测试结构，结构设计简单，易于制造，可以简单有效地监控FinFET制造工艺过程中Fin的高度，对制造工艺的稳定性监控起到了非常重要的作用。
一种 finfet 集成电路制造工艺 fin 高度测试结构

[发明专利]一种复合工艺制备卷绕电芯极片及其锂离子电池方法-CN201910598858.5在审
发明人：孙贤东;王晶 -专利权人：湖北锂诺新能源科技有限公司
申请日： 2019-07-04 - 公布日： 2019-10-25 - 主分类号： H01M10/0587 文献下载
摘要：本发明公开了一种新型隔离膜复合卷绕工艺及锂离子电池，所述的隔离膜复合卷绕工艺，其特征在于预先将极片与隔离膜经过热压复合，然后再进行卷绕成裸电芯，该工艺能够极大提高传统卷绕电芯内部隔离膜应力导致的极耳对齐度变化、卷芯变形以及隔离膜褶皱等问题；所述的含有该复合结构极片组装成的锂离子电池，其特征在于所述的电池内部极片之间界面接触好，电池不易形变，循环寿命更长。
隔离膜极片锂离子电池复合卷绕卷绕电芯褶皱不易形变电池内部复合工艺复合结构界面接触热压复合循环寿命对齐度裸电芯极耳卷绕卷芯制备变形组装电池

[发明专利]深沟槽隔离结构的形成方法及半导体器件的形成方法-CN202010989073.3有效
发明人：刘张李;蒙飞;刘宪周 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-09-18 - 公布日： 2023-04-14 - 主分类号： H01L21/762 文献下载
摘要：本发明提供一种深沟槽隔离结构的形成方法及半导体器件的形成方法，所述深沟槽隔离结构的形成方法包括：执行第一刻蚀工艺，去除部分厚度的结构层，以在所述结构层中形成至少一个隔离沟槽；执行第二刻蚀工艺，去除所述隔离沟槽底部剩余厚度的所述结构层，以使所述隔离沟槽在厚度方向上贯通所述结构层；在所述隔离沟槽中填充介质层，以形成深沟槽隔离结构。在执行第二刻蚀工艺时，可以去除在所述第一次刻蚀工艺的过程中产生的副产物，由此，可以避免所述副产物的污染；进一步的，在半导体器件的制造方法中，采用本发明提供的深沟槽隔离结构的形成方法形成深沟槽隔离结构，在半导体器件的形成方法中
深沟隔离结构形成方法半导体器件

[实用新型]一种用于特殊气体输送的钢瓶架-CN201921508178.1有效
发明人：甘万;杨欣;江福荣 -专利权人：上海盛韬半导体科技有限公司
申请日： 2019-09-11 - 公布日： 2020-06-09 - 主分类号： F17C13/00 文献下载
摘要：一种用于特殊气体输送的钢瓶架，包括：架子和工艺气体供应单元，工艺气体供应单元与架子上部连接。其中，工艺气体供应单元包括：入口阀、高压隔离阀、调压阀、高压端过滤器、低压端过滤器、高压出口隔离阀、低压出口隔离阀、管路和压力表。本实用新型与传统技术相比，通过增设新型的工艺气体供应单元结构，实现手动惰性气体的快速运输，操作方便，节约成本。
一种用于特殊气体输送钢瓶

[发明专利]一种可提高半导体器件性能的沟槽隔离结构制作方法-CN200710047357.5有效
发明人：郑春生;刘明源;张文广 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2007-10-24 - 公布日： 2009-04-29 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供了一种可提高半导体器件性能的沟槽隔离结构制作方法，该半导体器件包括NMOS和PMOS管，该沟槽隔离结构包括分别设置在NOMS和PMOS管两侧的第一和第二沟槽隔离单元。现有技术中采用HDP CVD工艺制作STI无法满足最小特征尺寸不断减小的需求，但采用HARP工艺却对PMOS管产生不良影响。本发明的制作方法先沉积保护阻挡层；再光刻并刻蚀出第一沟槽隔离单元对应的第一隔离沟槽；然后通过HARP填充该第一隔离沟槽；接着进行CMP以形成第一沟槽隔离单元；然后光刻并刻蚀出第二沟槽隔离单元对应的第二隔离沟槽；之后通过HDP CVD工艺填充该第二隔离沟槽；最后进行CMP以形成第二沟槽隔离单元。
一种提高半导体器件性能沟槽隔离结构制作方法