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- [发明专利]MOSFET器件-CN202310636174.6在审
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陈志伟;刘张李
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上海华虹宏力半导体制造有限公司
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2023-05-31
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2023-08-08
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H01L29/786
- 本发明提供了一种MOSFET器件，包括：有源区、多个栅极、多个源极、多个漏端和主体接触，有源区分为相互垂直的第一方向和第二方向，所有栅极、源极和漏端均呈条状，栅极、源极、漏端和主体接触均位于有源区内；在有源区的第二方向所有栅极、源极和漏端均依次间隔设置，每个栅极的一侧为源极，另一侧为漏端；在有源区的第一方向，设置有至少两条均间隔一定距离的栅极，栅极在有源区的第一方向上的长度之和为MOSFET器件的宽度；所有栅极通过栅极连接件连通在一起，所有源极通过源极连接件连通在一起，所有漏端通过漏端连接件连通在一起，主体接触设置于栅极连接件附近。本发明降低了MOSFET浮体效应，改善了射频开关谐波性能。
- mosfet器件
- [发明专利]射频开关的形成方法-CN202310182062.8在审
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刘张李;柳炀
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上海华虹宏力半导体制造有限公司;华虹半导体（无锡）有限公司
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2023-02-28
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2023-06-02
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H01L21/762
- 本发明提供了一种射频开关的形成方法，包括：提供第一衬底以及位于第一衬底上的第一氧化层；刻蚀第一氧化层和第一衬底形成第一沟槽，第一沟槽的底壁和侧壁自然氧化形成第二氧化层；在第一氧化层上和第二氧化层上形成第一氮化层，第一氮化层形成第二沟槽；填充第二沟槽，以形成浅沟槽隔离结构；依次去除衬底上的第一氮化层和第一氧化层，以露出第一衬底；在衬底上形成栅极结构、金属层、接触孔和第三氧化层，金属层位于栅极结构的上方，金属层通过接触孔连接到栅极结构的源端和漏端，第三氧化层覆盖栅极结构、金属层和接触孔；提供第二衬底和位于第二衬底上的第四氧化层；将第四氧化层和第三氧化层相对并键合。本发明提高了射频开关的性能。
- 射频开关形成方法
- [发明专利]射频开关电路及形成方法-CN202310139906.0在审
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周铭昊;刘张李
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上海华虹宏力半导体制造有限公司
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2023-02-21
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2023-05-09
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H01L27/088
- 本发明提供了一种射频开关电路及形成方法，包括：M个MOS管栅结构，从信号输入端开始第一级到第M级MOS管栅结构的偏压依次减小，将所有MOS管栅结构按照偏压的不同分为第一类到第N类MOS管栅结构；第一氧化层，位于所有MOS管栅结构上；第一金属层，位于第一氧化层上，第一金属层包括多个间隔的金属线，相邻两根金属线之间的第一氧化层中具有凹槽；介质层，介质层覆盖第一金属层、第一氧化层及填充凹槽，介质层在相邻金属线之间形成有空气间隙；第二至第N金属层，第一类MOS管栅结构上具有第一至第N金属层，第二类MOS管上具有第一至第N‑1金属层，第N‑1类MOS管上具有第一金属层和第二金属层。
- 射频开关电路形成方法
- [发明专利]射频开关电路及形成方法-CN202211514542.1在审
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周铭昊;刘张李
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上海华虹宏力半导体制造有限公司
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2022-11-29
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2023-03-28
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H01L27/088
- 本发明提供了一种射频开关电路及形成方法，包括：形成多个MOS管栅结构，分为第一类MOS管栅结构和第二类MOS管栅结构；形成第一氧化层；形成第一金属层，包括多个间隔的金属线，每个MOS管栅结构的源极和漏极均分别和一个金属线连通，其中，第二类MOS管栅结构中，在相邻两根金属线之间的第一氧化层中均形成凹槽；形成介质层，介质层在相邻金属线之间均形成有空气间隙，形成在第一类MOS管栅结构上方的空气间隙的体积小于形成在第二类MOS管栅结构上方的空气间隙的体积。使得第一类MOS管中金属线产生的寄生电容比第二类MOS管中金属线产生的寄生电容更大，降低了第一类MOS管的偏压，减小了第一类MOS管击穿的风险。
- 射频开关电路形成方法
- [发明专利]射频器件及其形成方法-CN202010171430.5有效
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刘张李;朱慧龙
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上海华虹宏力半导体制造有限公司
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2020-03-12
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2023-03-10
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H01L29/78
- 在本发明提供一种射频器件及其形成方法，所述射频器件包括，第一导电类型的半导体衬底；位于所述半导体衬底中的第二导电类型的第一阱区；位于所述半导体衬底中的第一导电类型的第二阱区，所述第二阱区位于所述第一阱区上；位于所述半导体衬底中的第二导电类型的第三阱区，所述第三阱区位于所述第二阱区上；位于所述半导体衬底中的第一导电类型的第四阱区，所述第四阱区位于所述第三阱区上；位于所述半导体衬底上的栅极结构，所述栅极结构位于所述第四阱区上。由此隔离所述栅极结构与所述半导体衬底之间的射频信号，从而减少所述射频信号的泄露，提高器件的性能。
- 射频器件及其形成方法
- [发明专利]一种SOI晶圆的刻蚀方法-CN202211512234.5在审
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刘冲;陈宏;刘张李
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上海华虹宏力半导体制造有限公司
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2022-11-29
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2023-03-07
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H01L21/311
- 本发明提供了一种SOI晶圆的刻蚀方法，包括：提供SOI晶圆，SOI晶圆包括依次层叠的基底层、埋氧化层和半导体顶层；在半导体顶层上形成光刻胶层，并对光刻胶层进行边缘去胶处理；以光刻胶层为掩膜，依次对半导体顶层和所述埋氧化层进行刻蚀，暴露出基底层表面的边缘区域；进行第一次灰化工艺，去除光刻胶层，此时SOI晶圆的表面形成有硅基聚合物副产物；进行第二次灰化工艺，去除硅基聚合物副产物。本发明提供的SOI晶圆的刻蚀方法，在进行常规的第一次灰化工艺去除光刻胶层后，接着进行第二次灰化工艺去除SOI晶圆表面形成的硅基聚合物副产物，解决了现有工艺中在SOI晶圆表面形成硅基聚合物副产物进而影响后续制程良率的问题，提高了刻蚀工艺的品质。
- 一种soi刻蚀方法
- [发明专利]半导体器件的形成方法-CN202110090008.1有效
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刘张李;蒙飞;刘宪周
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上海华虹宏力半导体制造有限公司
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2021-01-22
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2022-11-04
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H01L21/762
- 本发明提供一种半导体器件的形成方法，通过先形成浅沟槽隔离结构，所述浅沟槽隔离结构贯穿半导体层；然后，依次刻蚀所述浅沟槽隔离结构及绝缘层，以形成深沟槽；形成金属硅化物层，所述金属硅化物层覆盖所述深沟槽的底壁及所述半导体层的顶表面；形成介质层，所述介质层填充所述深沟槽并覆盖所述金属硅化物层；对所述介质层执行平坦化工艺，并停止在位于所述半导体层上方的所述介质层中。由于在对所述介质层执行平坦化工艺时，所述平坦化工艺停止在位于所述半导体层上方的所述介质层中，即在所述半导体层上方保留一部分厚度的所述介质层，由此，可以避免平坦化工艺损伤所述半导体层的形貌，从而提高半导体器件的性能。
- 半导体器件形成方法
- [发明专利]一种半导体器件的制备方法-CN202111545321.6在审
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卓明川;陈宏;曹秀亮;刘张李
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上海华虹宏力半导体制造有限公司
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2021-12-16
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2022-04-29
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H01L21/77
- 本发明提供一种半导体器件的制备方法，包括：提供衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底内形成有源区和漏区；在所述衬底上形成第一介质层，所述第一介质层覆盖所述衬底及所述栅极结构；在所述第一介质层上形成顶层金属层，且所述顶层金属层与所述栅极结构、所述源区和所述漏区电连接；在所述第一介质层及所述顶层金属层上顺形地形成第二介质层；刻蚀所述顶层金属层上方的所述第二介质层的部分厚度，并对所述第二介质层进行平坦化工艺，通过刻蚀工艺均匀所述第二介质层的形状，进而对所述第二介质层的研磨速度，避免所述顶层金属层收集等离子体沉积过程中产生的游离电荷而导致的等离子损伤及漏电问题。
- 一种半导体器件制备方法
- [发明专利]多级连半导体结构及其形成方法-CN201910060003.7有效
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刘张李
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上海华虹宏力半导体制造有限公司
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2019-01-22
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2022-02-15
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H01L29/78
- 本发明提供了一种级连半导体结构及其形成方法，级连半导体结构包括半导体衬底和位于半导体衬底上的多级连栅极，多极连栅极包括两个以上栅极，位于相邻栅极之间的半导体衬底进行第一掺杂形成了第一掺杂区，位于栅极下方的半导体衬底进行第二掺杂形成了第二掺杂区，位于多级连栅极两侧的半导体衬底进行第一掺杂形成了源/漏区，其中源/漏区的厚度大于第一掺杂区的厚度。在本发明提供的级连半导体结构及其形成方法中，由于源/漏区的厚度大于多级连栅极下掺杂区的厚度，从而降低寄生结电容的大小，使得源/漏区连接插塞时可实现较低的连接阻抗，进而提高级连半导体结构的开关性能，达到实现高电压、低寄生结电容和低阻抗的要求。
- 多级半导体结构及其形成方法
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