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[发明专利]用多比特加法器并行进行多个少比特加法的方法及应用-CN202010550924.4有效
发明人：谢峥 -专利权人：眸芯科技（上海）有限公司
申请日： 2020-06-16 - 公布日： 2023-06-16 - 主分类号： G06F7/505 文献下载
摘要：本发明公开了用多比特加法器并行进行多个少比特加法的方法及应用，涉及数据处理技术领域。一种用多比特加法器并行进行多个少比特加法的方法，包括步骤：对一个N输入的多比特加法器，将每一个输入的指定比特设置为0以将所述多比特加法器分割成多个少比特加法器，利用分割形成的多个少比特加法器并行进行少比特加法本发明可以利用多比特加法器并行进行多个少比特加法以减少计算周期，其不仅无需增加额外的硬件，而且能够有效地提高芯片硬件利用率和算力。
比特加法器并行进行多个少加法方法应用

[发明专利]一种低开销的高速加法器瞬态故障自动校正电路-CN201010176946.5无效
发明人：张民选;孙岩;陈吉华;李少青;赵振宇;马卓;张明;何小威;乐大珩;张均安;谭晓强;段志奎 -专利权人：中国人民解放军国防科学技术大学
申请日： 2010-05-20 - 公布日： 2011-11-23 - 主分类号： H03M13/03 文献下载
摘要：作为组合逻辑的一种典型元件，加法器广泛应用于运算单元中。本发明公开了一种低开销的高速加法器瞬态故障自动校正电路。该结构通过开发加法器电路中大量存在的固有硬件冗余和时间冗余，以较低的开销实现高速加法器中瞬态故障的自动校正，显著降低了容错的面积和性能开销；通过将基于C单元的故障校正技术与固有的硬件冗余和时间冗余相结合，进一步增强了加法器的瞬态故障校正能力。所提出的加法器与其它结构相比具有更佳的面积-延时开销折中。
一种开销高速加法器瞬态故障自动校正电路

[发明专利]一种位流加法器及采用位流加法器的位流乘法器、鉴相器-CN200810031503.X有效
发明人：何怡刚;唐圣学 -专利权人：湖南大学
申请日： 2008-06-16 - 公布日： 2008-12-10 - 主分类号： G06F7/50 文献下载
摘要：本发明公开了一种位流加法器及采用位流加法器的位流乘法器、鉴相器。其位流加法器由两个多位加法器、两个延迟单元和一个乘2电路组成，第一多位加法器的输入端接位流信号a、b，其进位为位流加法器的输出，其和的一次延迟输出经乘2电路后送到第二多位加法器的一个输入端，其和的二次延迟输出送到第二多位加法器的另一个输入端，第二多位加法器的输出送到第一多位加法器。并且其应用可以对一位Sigma－Delta调制器生成的位流信号进行直接处理，具有占用的硬件资源少，处理精度高等优点。
一种加法器采用乘法器鉴相器

[发明专利]用于计算硬件预提取地址及算术运算值的双功能加法器-CN200980107479.6无效
发明人：阿贾伊·A·英格尔;埃里克·J·普隆德克;卢奇安·科德雷斯库 -专利权人：高通股份有限公司
申请日： 2009-02-23 - 公布日： 2011-01-26 - 主分类号： G06F9/38 文献下载
摘要：本发明描述一种包括双功能加法器的系统。在一项实施例中，所述系统包括加法器。所述加法器经配置以针对第一指令在所述第一指令为硬件预提取指令的情况下确定用于硬件预提取的地址。所述加法器进一步经配置以针对所述第一指令在所述第一指令为算术运算指令的情况下确定来自算术运算的值。
用于计算硬件提取地址算术运算功能加法器

[发明专利]稀疏加速单元、计算方法及稀疏神经网络硬件加速系统-CN202310439341.8有效
发明人：伍元聪;罗敏;西贝与非;金正权 -专利权人：成都甄识科技有限公司
申请日： 2023-04-23 - 公布日： 2023-07-21 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种稀疏加速单元、计算方法及稀疏神经网络硬件加速系统。所述稀疏加速单元，包括N个计算单元和i级稀疏加法树，所述计算单元为乘法器结构，所述稀疏加法树采用二叉树结构连接，即：上一级稀疏加法树的稀疏加法器数量是下一级的两倍，上一级的每两个稀疏加法器同时连接下一级的一个稀疏加法器；第一级稀疏加法树的稀疏加法器数量为N/2；各级稀疏加法树的稀疏加法器数据位宽依次递增1bit。所述稀疏神经网络硬件加速系统，包括多个所述稀疏加速单元，可兼容多种稀疏神经网络算法模型。本发明还公开了一种稀疏加速计算方法，基于稀疏加速单元硬件架构解决了稀疏矩阵不规则计算问题，同时在不损失效率下兼容密集型矩阵运算加速。
稀疏加速单元计算方法神经网络硬件加速系统

[实用新型]三输入n位二进制加法器-CN201920252575.0有效
发明人：杨小玲 -专利权人：福州大学
申请日： 2019-02-28 - 公布日： 2019-10-15 - 主分类号： G06F7/501 文献下载
摘要：本实用新型涉及一种三输入n位二进制加法器。包括n个用于将输入的3个二进制数相同权重的位进行一次3:2压缩的3:2压缩器电路，以及一个用于将压缩器电路输出的数进行加法操作的加法器电路。本实用新型不仅硬件开支上少于传统加法器，而且极限工作频率高于传统加法器。
二进制加法器本实用新型传统加法器压缩器电路极限工作频率加法器电路二进制数加法操作硬件开支权重输出压缩

[发明专利]一种结构简单的移动求和器-CN200610116410.8无效
发明人：郑宇;李小进;赖宗声 -专利权人：华东师范大学
申请日： 2006-09-22 - 公布日： 2007-03-07 - 主分类号： H04M1/26 文献下载
摘要：常用的移动求和器一般由寄存器链和华莱士树加法器组成，当寄存器链的长度增长时，作为累加器的华莱士树加法器的输入数目将随之增加，导致移动求和器占用硬件资源的数量随之增加。本发明的移动求和器基于常用的移动求和器，通过将m级寄存器链的输出端减少到两个和用二输入减法器、二输入加法器和累加寄存器代替华莱士树加法器，大幅度减少移动求和器中的二输入加法器的个数，从而达到减少该求和器占用硬件资源的数量的目的
一种结构简单移动求和

[发明专利]焦平面块矩阵转换列并行算术模数转换方法及转换器-CN201410299022.2有效
发明人：姚素英;于潇;徐江涛;史再峰;高静;聂凯明;高志远 -专利权人：天津大学
申请日： 2014-06-26 - 公布日： 2017-03-08 - 主分类号： H03M1/12 文献下载
摘要：使块矩阵转换中的累加操作成为ADC量化过程中固有的一部分，并且不使硬件资源过多的增加，因此使得处理效率也得以保证。为此，本发明采取的技术方案是，焦平面块矩阵转换列并行算术模数转换器，包括依次相连的第一加法器、第二加法器、乘法器、第三加法器；第一加法器的输出还经过第一比较器与参考电压比较，比较结果输出到第二加法器；乘法器的输出还经过第二比较器与参考电压比较，比较结果输出到第三加法器；第三加法器的输出经延时器反馈回第一加法器。
平面矩阵转换并行算术方法转换器

[发明专利]通过选择加法器树中间结果支持不同的矩阵乘法-CN202011133658.1在审
发明人：郝宇辰;克里希纳库马尔·纳拉亚南·奈尔;伊赫桑·基什·阿德斯坦尼·扎德;拉凯什·科姆拉韦利;阿卜杜勒卡迪尔·乌特库·迪里尔;托马斯·马克·乌尔里希 -专利权人：脸谱公司
申请日： 2020-10-21 - 公布日： 2021-05-04 - 主分类号： G06F17/16 文献下载
摘要：公开了通过选择加法器树中间结果支持不同的矩阵乘法。使用属于矩阵乘法硬件单元的多个乘法器将第一组元素与第二组元素逐元素相乘。使用属于矩阵乘法硬件单元的分层加法器树将多个乘法器的结果相加在一起，并且选择性地提供分层加法器树的最终结果或分层加法器树的多个中间结果中的任何一个，用于确定输出结果矩阵。控制单元用于指示矩阵乘法硬件单元通过使用包括多个不同操作数矩阵的元素的组合矩阵来并行执行多个不同的矩阵乘法，并利用分层加法器树的中间结果中的一个或更多个选定的中间结果来用于确定输出结果矩阵，该输出结果矩阵包括表示对应于不同操作数矩阵中的不同操作数矩阵的不同乘法结果的不同元素组
通过选择加法器中间结果支持不同矩阵乘法

[发明专利]易于扩展的大整数乘法硬件实现电路-CN202111423067.2在审
发明人：王文华;杨飞;程爱莲 -专利权人：杭州菲数科技有限公司
申请日： 2021-11-26 - 公布日： 2023-05-30 - 主分类号： G06F7/523 文献下载
摘要：本发明涉及硬件电路设计技术领域，公开了一种易于扩展的大整数乘法硬件实现电路，包括：M个按低位到高位排列的乘法器，M‑1个与M个乘法器连接的一级K位加法器，M+1个与M‑1个一级K位加法器连接的二级K位加法器，一端与第一乘法器连接、另一端与第一二级K位加法器连接的第一寄存器，一端与第M乘法器连接、另一端与第M+1二级K位加法器连接的第二寄存器，与M+1个二级K位加法器相连的超前进位加法器；乘数A分割成M项位宽为J的整数Ax，被乘数B分割成N项位宽为K的整数By；M个乘法器乘数端接收的数据分别为整数A0，A1，…，AM‑1，M个乘法器被乘数端接收的数据是相同的整数序列{B0硬件实现电路具有配置灵活、流水处理、低带宽需求和节省资源等特点。
易于扩展整数乘法硬件实现电路

[发明专利]一种乘加计算装置及浮点乘加计算方法-CN201710322694.4有效
发明人：汪东升;高原;刘振宇 -专利权人：清华大学
申请日： 2017-05-09 - 公布日： 2020-10-27 - 主分类号： G06F7/544 文献下载
摘要：乘加计算装置包括至少两个浮点部分乘法器和一个多输入加法器，浮点部分乘法器由符号位异或电路、尾数乘法器和指数加法器组成，浮点部分乘法器接收归一化浮点数并进行乘法计算输出非归一化浮点数，加法器接收非归一化浮点数并将输入的非归一化浮点数累加并输出归一化浮点数通过设置浮点部分乘法器只包括符号位异或电路、尾数乘法器和指数加法器不包括归一化模块，接收归一化浮点数进过乘法运算之后输出非归一化浮点数由加法器进行加法运算并输出归一化浮点数，从硬件电路方面对乘加计算装置进行了优化并提高了乘加计算装置的运算效率，降低了硬件电路的面积和功耗。
一种计算装置浮点计算方法

[发明专利]一种高稳定性物理不可克隆函数电路-CN201710718128.5有效
发明人：张吉良;张源境;王湘奇 -专利权人：湖南大学
申请日： 2017-08-21 - 公布日： 2020-05-01 - 主分类号： H04L9/06 文献下载
摘要：本发明公开了一种高稳定性物理不可克隆函数电路，包括第一n选2数据选择器、第二n选2数据选择器、第一计数器、第二计数器、比较器、n个环形振荡器、第一加法器、第二加法器、存储器和非门，第一计数器的输出端与第一加法器相连，第二计数器的输出端与第二加法器相连，存储器通过非门与第一加法器的使能端相连，存储器与第二加法器的使能端相连，第一加法器和第二加法器的输入端均与存储器相连，第一n选2数据选择器和第二n选2数据选择器的第二输入端均与存储器相连本发明通过偏离环形振荡器的频率使两环形振荡器的频率差大于给定阈值，稳定性高，硬件开销低、安全性高。
一种稳定性物理不可克隆函数电路

[发明专利]一种可配置模乘法器-CN202211631526.0在审
发明人：张清宇;杨瑞瑞;何卫国;陈早;马云飞;殷春 -专利权人：成都三零嘉微电子有限公司
申请日： 2022-12-19 - 公布日： 2023-05-26 - 主分类号： G06F7/523 文献下载
摘要：本发明提供一种可配置模乘法器，包括n×n位二进制乘法器、比特抽取器、(n‑1‑k)×k位二进制乘法器、第一配置寄存器堆、压缩树加法器、第二配置寄存器堆、n+1位加法器、2位加法器、保留进位加法器、n+2位加法器以及模修正单元。本发明的可配置模乘法器对高位部分积模修正提出了一种新的模修正方案，大幅减少了可配置通用模乘法器的配置容量，降低了通用模乘法器的关键路径时延，与现有技术相比，该可配置模乘法器解决了余数系统应用的可变余数基要求，并通过将乘法器和求模修正部分完全分离，解决了常规应用和余数应用的硬件兼容问题。
一种配置乘法器

[发明专利]基于概率计算的低开销cordic算法实现方法及装置-CN201910102746.6在审
发明人：卢有亮;胡再青;姜书艳;陈瑜;向新明 -专利权人：电子科技大学
申请日： 2019-02-01 - 公布日： 2019-06-07 - 主分类号： G06F17/18 文献下载
摘要：cordic算法实现方法及装置，方法为：在cordic算法第一级迭代前，对输入数据进行前向转换，对中间各级迭代的序列进行加减法运算，对最后一级迭代输出的序列进行后向转换；本发明的装置为：在第一级迭代中的概率加法器包括：前向转换模块与计算模块；中间各级迭代中的概率加法器仅包括计算模块；最后一级迭代中的概率加法器包括：计算模块与后向转换模块；通过将概率加法器技术引入到cordic算法的硬件实现中，降低了cordic算法的硬件开销
迭代加法器计算模块概率概率计算转换模块低开销第一级后向前向加减法运算技术引入硬件开销硬件实现转换输出

[发明专利]视频图像色度插值的方法和装置-CN200710070313.4有效
发明人：戴郁;郑伟;李东晓;骆凯;张明 -专利权人：浙江大学
申请日： 2007-07-24 - 公布日： 2008-03-12 - 主分类号： H04N9/77 文献下载
摘要：本发明公开了一种只需两个乘法器和一个加法器的视频图像的色度插值方法及其装置。本发明通过串行输入整像素点，复用两个乘法器和一个加法器来达到插值色度块的目的。本发明的优点是节省了6个乘法器和2个加法器，减少了硬件面积，非常适合超大规模集成电路(VLSI)实现。
视频图像色度方法装置

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