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[发明专利]可配置的混合加法器电路-CN201410173101.9有效
发明人： E·J·皮斯托瑞司;M·D·胡顿 -专利权人：阿尔特拉公司
申请日： 2009-04-24 - 公布日： 2017-12-22 - 主分类号： G06F7/508 文献下载
摘要：提供一种用于集成电路如可编程集成电路的混合加法器电路。该混合加法器可以组合多个加法器体系结构的性能。混合加法器可以包括进位选择加法器电路和进位行波加法器电路。可以利用进位超前体系结构组合这些加法器电路。可以利用可编程集成电路上的逻辑区的资源来实现加法器功能。每个逻辑区可以包括诸如查寻表逻辑之类的组合逻辑和寄存器电路。混合加法器电路可以从组合电路接收要相加的输入字，并且可以为寄存器电路产生相应的算术和输出信号。
配置混合加法器电路

[发明专利]可配置的混合加法器电路-CN200910134125.2有效
发明人： E·J·皮斯托瑞司;M·D·胡顿 -专利权人：阿尔特拉公司
申请日： 2009-04-24 - 公布日： 2009-11-04 - 主分类号： G06F7/50 文献下载
摘要：提供一种用于集成电路如可编程集成电路的混合加法器电路。该混合加法器可以组合多个加法器体系结构的性能。混合加法器可以包括进位选择加法器电路和进位行波加法器电路。可以利用进位超前体系结构组合这些加法器电路。可以利用可编程集成电路上的逻辑区的资源来实现加法器功能。每个逻辑区可以包括诸如查寻表逻辑之类的组合逻辑和寄存器电路。混合加法器电路可以从组合电路接收要相加的输入字，并且可以为寄存器电路产生相应的算术和输出信号。
配置混合加法器电路

[发明专利]判断系统及方法-CN201310243965.9有效
发明人：罗沙尔.L.史托兹;雷蒙.A.贝特伦 -专利权人：威盛电子股份有限公司
申请日： 2010-09-07 - 公布日： 2013-10-23 - 主分类号： G06F7/544 文献下载
摘要：该系统利用一共用加法器电路，执行一水平最小指令及一误差绝对值总和指令中的一个，并包括多个加法器、一加总电路、一比较电路以及一路径选择电路。路径选择电路根据所执行的指令，将多个数字码传送至加法器中。在执行水平最小指令时，这些加法器会被分类成许多加法器对。每一加法器对提供一进位输出及一传递输出。每一加法器对具有一高加法器以及一低加法器。高加法器比较这些数字码的一数字码对的高部分。低加法器比较这些数字码的该数字码对的低部分。根据这些进位输出及这些传递输出，找出最小的数字码。
判断系统方法

[发明专利]行波进位加法器、进位选择加法器、多级进位选择加法器以及盒式滤波器-CN202211269674.2在审
发明人：周先春;王博文;汪志飞;崔程程 -专利权人：南京信息工程大学
申请日： 2022-10-18 - 公布日： 2023-04-07 - 主分类号： G06F7/575 文献下载
摘要：本发明公开了量子元胞自动机领域的行波进位加法器、进位选择加法器、多级进位选择加法器以及盒式滤波器。其中，行波进位加法器是基于量子元胞自动机技术设置，行波进位加法器的各位全加器均包括由多个量子元胞共面交叉构成的互连的异或逻辑门和多数逻辑门，能够减少电路的逻辑门的数量，以减少量子元胞的使用数量，降低电路延迟；进位选择加法器利用两个行波进位加法器实现；多级进位选择加法器是通过多个进位选择加法器级联获得；将多级进位选择加法器应用于盒式滤波器，不仅能够大幅减少量子元胞数量的使用，还能减少运算时间、减少电路的延迟
行波进位加法器选择多级以及盒式滤波器

[发明专利]一种两位、三位的近似加法器和一种近似加法器-CN201910524629.9有效
发明人：焦海龙;杨春梅 -专利权人：北京大学深圳研究生院
申请日： 2019-06-18 - 公布日： 2023-01-03 - 主分类号： G06F7/505 文献下载
摘要：本申请公开了一种近似加法器、两位的近似加法器和三位的近似加法器，属于集成电路技术领域，通过降低计算精度来实现集成电路可观的节能。由于近似加法器可以在循环累加的过程中对计算的错误进行补偿，不但可使加法器的功耗更低，更使得近似加法器的计算更准确。
一种三位近似加法器

[发明专利]用于低功率操作的具有平衡逻辑层的运算电路-CN200580001900.7无效
发明人：卡伊·奇尔卡;C·约翰·格洛斯纳 -专利权人：桑德布里奇技术公司
申请日： 2005-03-04 - 公布日： 2007-10-31 - 主分类号： G06F7/50 文献下载
摘要：提供一种加法器电路，包括：多个串联的加法器级，除了最后的加法器级之外的每个加法器级的进位输出连接到随后的一个加法器级的进位输入。施加到在至少一个给定的加法器级中的进位输出计算元件的相应输入的进位、产生和传送信号，在所述加法器电路内的所述信号到达所述进位输出计算元件的它们相应的输入的过程中所经历的门延迟的数量上被充分地平衡。有益的是，这大大降低了在所述加法器电路中的动态转换功率和短路功率。
用于功率操作具有平衡逻辑运算电路

[发明专利]一种基于并行循环压缩的余数运算电路及方法-CN201910861698.9有效
发明人：高剑刚;刘骁;赵冠一;张昆;唐勇;谢军;朱巍;王之辰 -专利权人：无锡江南计算技术研究所
申请日： 2019-09-12 - 公布日： 2021-01-26 - 主分类号： G06F7/72 文献下载
摘要：本发明属于计算机整数乘法校验设计技术领域，特别涉及一种基于并行压缩循环的余数运算电路及方法。包括多个输入端，分别用于输入多个同位宽的二进制数；模加法器，用于输出求余结果；一层或多层进位保留加法器组件，设置在多个输入端和模加法器之间；每一层进位保留加法器组件包括一个或者多个进位保留加法器；最上层的进位保留加法器的两个输出连接至模加法器的输入，其余每层进位保留加法器的和输出作为下层进位保留加法器的输入，其余每层进位保留加法器的进位输出向最左移动1位以后作为下层进位保留加法器的输入；同位宽的二进制数由整数拆分而成。仅在最后输出一级采用了模加法器，而中间级均采用进位保留加法器提高了电路的时序性能。
一种基于并行循环压缩余数运算电路方法

[发明专利]一种位流加法器及采用位流加法器的位流乘法器、鉴相器-CN200810031503.X有效
发明人：何怡刚;唐圣学 -专利权人：湖南大学
申请日： 2008-06-16 - 公布日： 2008-12-10 - 主分类号： G06F7/50 文献下载
摘要：本发明公开了一种位流加法器及采用位流加法器的位流乘法器、鉴相器。其位流加法器由两个多位加法器、两个延迟单元和一个乘2电路组成，第一多位加法器的输入端接位流信号a、b，其进位为位流加法器的输出，其和的一次延迟输出经乘2电路后送到第二多位加法器的一个输入端，其和的二次延迟输出送到第二多位加法器的另一个输入端，第二多位加法器的输出送到第一多位加法器。本发明的位流处理电路引入的噪声少，结构简单。并且其应用可以对一位Sigma－Delta调制器生成的位流信号进行直接处理，具有占用的硬件资源少，处理精度高等优点。
一种加法器采用乘法器鉴相器

[发明专利]用于非常大整数的加法器电路-CN201910505505.6在审
发明人： M.朗哈默 -专利权人：英特尔公司
申请日： 2019-06-12 - 公布日： 2020-01-21 - 主分类号： G06F7/503 文献下载
摘要：提供了一种包含非常大加法器电路的集成电路。非常大加法器电路接收多于两个的输入，每个输入具有数百或数千位。非常大加法器电路包含布置在树状网络中的多个加法器节点。加法器节点将输入操作数化分成段，计算每段的和，并且独立于段和计算每段的进位。使用总体计数器累加在树中的每层的进位。在树中的最后一个节点之后，段和然后能与进位组合以确定最终和输出。以这种方式实现的加法器树网络渐近地接近该区域和性能时延，作为使用无限速度行波进位加法器的加法器网络。
法器进位电路加法器行波进位加法器计数器加法器网络输入操作数加法器树树状网络累加时延集成电路输出网络

[发明专利]一种低成本低功耗加法器-CN202111662327.1在审
发明人：章明;万美琳;焦中泠 -专利权人：苏州四方杰芯电子科技有限公司
申请日： 2021-12-31 - 公布日： 2023-07-11 - 主分类号： G06F7/504 文献下载
摘要：本发明提供一种低成本低功耗加法器，包括低位组输出求和电路采用成本小、功耗低、延时高的串行加法器代替成本高、功耗高、延时低的选择进位加法器获得低位组输出求和，高位组输出求和电路采用低延时选择进位加法器获得高位组输出求和，以使得高位组和低位组输出求和的关键路径延时处在同一水平，继而不影响加法器最终的工作速度。在保证加法器的最大延时或者速度保持不变的前提下，本发明通过在低位组采用串行加法器代替选择进位加法器，能够进一步降低加法器的成本和功耗。
一种低成本功耗加法器

[发明专利]基于链置换反应的分子加法器构建方法-CN201410011255.8无效
发明人：刘向荣;索娟;黄晓阳;於猛;陈迎潮 -专利权人：厦门大学
申请日： 2014-01-10 - 公布日： 2014-04-02 - 主分类号： G06F7/501 文献下载
摘要：基于链置换反应的分子加法器构建方法，涉及逻辑计算和分子计算。提供一种基于链置换反应的半加器、全加器等分子加法器的构建方法。包括：编码电路的输入与各级输出，形式化表征加法器电路；基于链置换反应多层转化，获得计算机可运行的文件；在Mathematica平台进行化学反应层级分子加法器的仿真，实现分子加法器的构建。基于链置换反应建立分子电路与电子电路的联系，通过计算机软件实现分子加法器的搭建。
基于置换反应分子加法器构建方法

[发明专利]一种用于环式机械陀螺频率调谐的控制结构及方法-CN202211417769.4在审
发明人：孟冰;岳亚洲;王健;李文宏 -专利权人：中国航空工业集团公司西安飞行自动控制研究所
申请日： 2022-11-11 - 公布日： 2023-03-14 - 主分类号： G01C19/5677 文献下载
摘要：本发明属于环式微机械陀螺技术领域，公开了一种用于环式机械陀螺频率调谐的控制结构及方法，包括：第一加法器、机械传递函数单元、检测模态差分电容检测单元、第二加法器、检测模态电路增益模块、乘法器、调谐通道控制器、调谐通道电路增益模块、第三加法器、检测模态闭环控制器；第一加法器、机械传递函数单元、检测模态差分电容检测单元、第二加法器、检测模态电路增益模块、乘法器、调谐通道控制器依次连接；检测模态闭环控制器连接在检测模态电路增益模块的输出端与第一加法器之间；调谐通道电路增益模块连接在调谐通道控制器与第三加法器之间，第三加法器与机械传递函数单元连接，具备电路结构简单、精度高、抗干扰能力强和可靠性高的优势。
一种用于机械陀螺频率调谐控制结构方法

[发明专利]一种可重构定浮点通用加法器-CN201710190120.6在审
发明人：潘红兵;朱志炜;王晨曦;秦子迪;王宇宣;李丽;李伟;何书专 -专利权人：南京大学
申请日： 2017-03-27 - 公布日： 2017-07-21 - 主分类号： G06F7/501 文献下载
摘要：本发明提供了一种可重构定浮点通用加法器，包括48位定点加法器，进行定点加法运算，并可重构成单精度浮点加法器；选择器，根据顶层配置信息选择相应的定点或浮点加法运算通路，并进行输出控制；定浮点运算转换器，将48位定点加法器转化为32位单精度浮点加法器。有益效果所述加法器采用全流水结构，定点加法器基于并行前缀加法器做了相应的优化，在保证定点加法器运算性能的基础上，减少了其运算延时和门电路面积。整体定浮点通用加法器结构在保证精确度和数据吞吐率的情况下，有效的提高了加法器的通用性。
一种可重构定浮点通用加法器

[实用新型]一种AGC温度补偿电路-CN202122692864.2有效
发明人：匡中;刘石头;杨天应 -专利权人：深圳市时代速信科技有限公司
申请日： 2021-11-02 - 公布日： 2022-05-24 - 主分类号： H03G3/20 文献下载
摘要：本实用新型公开了一种AGC温度补偿电路，包括：AGC控制电路、AGC输入电路、AGC输出电路、第一温补电路、第二温补电路、第一加法器和第二加法器；所述AGC控制电路分别与所述AGC输入电路的第一输出端、所述AGC输出电路的信号输入端、所述第一加法器的输出端、所述第二加法器的输出端连接；所述AGC输入电路的第二输出端与所述第一加法器的第一输入端连接，所述第一温补电路与所述第一加法器的第二输入端连接；所述AGC输出电路的第一输出端与所述第二加法器的第一输入端连接，所述第二温补电路与所述第二加法器的第二输入端连接。本实用新型能在不改变AGC性能的情况下，对AGC进行温补调节，减少了温度对电路的影响，同时也提高了兼容性。
一种 agc 温度补偿电路

[实用新型]加法器电路和电子设备-CN202021181776.5有效
发明人：赵嘉晨;赵雁军 -专利权人：赵嘉晨;赵雁军
申请日： 2020-06-23 - 公布日： 2021-04-09 - 主分类号： H03K19/20 文献下载
摘要：本申请公开了一种加法器电路和电子设备。其中，该加法器电路包括：多个继电器以及电路板，其中，多个继电器连接，至少用于组成加法器的逻辑门电路；电路板，用于承载多个继电器，且多个继电器在电路板上可重复插拔。本申请解决了由于目前采用二极管、三极管作为实验器材组成加法器的各种门电路，造成的导致初学者难以理解加法器的工作原理的技术问题。
加法器电路电子设备

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