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[发明专利]一种进位逻辑电路-CN202211066540.0有效
发明人：余康;沈培福;孔彪;王长龙;刘贝贝;张敏 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-09-01 - 公布日： 2023-08-29 - 主分类号： G06F7/505 文献下载
摘要：本申请公开了一种进位逻辑电路。该进位逻辑电路的第一查找表的第一至第五输入端分别用于接收第一至第五输入信号，第一查找表的第一输出端耦接至进位级联多路复用器的第一输入端，第一查找表的第二输出端为进位逻辑电路的第一输出端；第二查找表的第一至第三输入端分别耦接至第一查找表的第一至第三输入端，第二查找表的第四至第五输入端分别耦接至第一级联多路复用器的输出端和第二级联多路复用器的输出端，第二查找表的第一输出端耦接至进位级联多路复用器的选择端；第二查找表的第二输出端为进位逻辑电路的第二输出端；本申请提供的进位逻辑电路，释放出第一查找表的一个输出资源用于配置附加功能，大幅度提高了进位逻辑电路的函数表达能力。
一种进位逻辑电路

[发明专利]一种用于伊辛芯片的局部搜索方法及电路-CN201810942150.2有效
发明人：陈虎;吕思懿;万江华;汪东 -专利权人：中国人民解放军国防科技大学
申请日： 2018-08-17 - 公布日： 2023-08-15 - 主分类号： G06F7/505 文献下载
摘要：本发明公开一种用于伊辛芯片的局部搜索方法及电路，该方法步骤包括：S1.预先将由所需输入问题映射得到的伊辛模型系数分为多组，将得到的各分组伊辛模型系数进行求和运算后，得到多组系数求和数据；S2.将各组系数求和数据提供给伊辛芯片中各自旋计算节点，各自旋计算节点根据相连各自旋计算节点的自旋状态，使用各分组系数求和数据计算局部搜索项；该电路包括预分组求和模块、局部搜索模块。本发明具有实现方法简单、所需成本低、硬件开销小以及效率高等优点。
一种用于芯片局部搜索方法电路

[发明专利]基于三值逻辑运算器的MSD并行加法器及其构造方法-CN201911066871.2有效
发明人：金翊;沈云付;欧阳山;彭俊杰;张俊杰;王宏健 -专利权人：上海大学
申请日： 2019-11-04 - 公布日： 2023-07-14 - 主分类号： G06F7/505 文献下载
摘要：本发明提供了一种基于三值逻辑运算器的MSD并行加法器的构造方法，采用符合MSD加法充分条件的5个三值逻辑运算器构造MSD并行加法器。在排列三值逻辑运算器时：可采用如下任意方法：每次将n位的三值运算器重构成一种三值逻辑运算器，经过5次重构实现；每次在n位的三值运算器上重构出输入相同的两个三值逻辑运算器，经过3次重构实现；在n位的三值运算器上同时重构出5个三值逻辑运算器，经过1次重构实现；用不可重构的各相应三值逻辑运算器取代上述重构过程；各三值逻辑运算器通过存储器传递中间数据，或将前一级三值逻辑运算器的输出端直接连接下一级三值逻辑运算器的输入端来传递中间数据。同时提供了一种基于三值逻辑运算器的MSD并行加法器。
基于逻辑运算器 msd 并行加法器及其构造方法

[发明专利]一种基于光运算的多进制加法器单元-CN202211541377.9在审
发明人：杨熠隆 -专利权人：杨熠隆
申请日： 2022-12-02 - 公布日： 2023-06-23 - 主分类号： G06F7/505 文献下载
摘要：本发明公开一种基于光运算的多进制加法器单元，第一部分分成三个模块，包括光源模块、光运算模块以及模数转化模块；光运算模块为光运算设备，包括旋光器和选择性透光器，输入信号经导线传入选定的液晶片，通过数字化电压对其呈扭曲方式排列晶体数量进行控制；初始偏振光由激光器产生后进入由输入信号控制的选定液晶片，依靠数量受控的扭曲方式排列晶体对激光进行旋光计算；利用偏振片的滤光作用——即只允许偏振方向与偏振片规定方向相同的光线透过——对出射光运算模块的光的光强进行限制，最终计算结果以光强形式呈现。本发明的有益效果：在硬件层面能直接进行多进制运算，运算相同数据消耗更少缓存空间，并提供更高运算速度提供，同时后期可微型化。
一种基于运算多进制加法器单元

[发明专利]用多比特加法器并行进行多个少比特加法的方法及应用-CN202010550924.4有效
发明人：谢峥 -专利权人：眸芯科技（上海）有限公司
申请日： 2020-06-16 - 公布日： 2023-06-16 - 主分类号： G06F7/505 文献下载
摘要：本发明公开了用多比特加法器并行进行多个少比特加法的方法及应用，涉及数据处理技术领域。一种用多比特加法器并行进行多个少比特加法的方法，包括步骤：对一个N输入的多比特加法器，将每一个输入的指定比特设置为0以将所述多比特加法器分割成多个少比特加法器，利用分割形成的多个少比特加法器并行进行少比特加法，所述N为大于2的自然数。本发明可以利用多比特加法器并行进行多个少比特加法以减少计算周期，其不仅无需增加额外的硬件，而且能够有效地提高芯片硬件利用率和算力。
比特加法器并行进行多个少加法方法应用

[发明专利]可扩展可编程逻辑单元及可编程逻辑块结构-CN201910210318.5有效
发明人：高丽江;韦援丰;陈柱佳;卫博;蔡刚;魏育成;杨海钢 -专利权人：中科亿海微电子科技（苏州）有限公司;中国科学院电子学研究所
申请日： 2019-03-19 - 公布日： 2023-04-14 - 主分类号： G06F7/505 文献下载
摘要：一种可扩展可编程逻辑单元及可编程逻辑块结构。其中，可扩展可编程逻辑单元，包括：第二查找表，包含：第一查找表和算术逻辑单元(ALU)，其中第一查找表的两个输出连接至该ALU的输入；以及第二寄存器组，包含多组第二寄存器，分别与第二查找表的各个输出进行连接；其中，ALU具有算术运算和任意两输入函数功能。可编程逻辑块结构包括可扩展可编程逻辑单元以及细粒度可编程逻辑单元，通过二者的组合和级联，实现所需要的函数操作。该可扩展可编程逻辑单元能够实现两输入函数，避免了采用多输入查找表实现两输入函数的资源浪费以及性能降低的风险；不需要再通过互联资源额外连接至第三个k输入查找表，解决了逻辑级数较多和资源的浪费等问题。
扩展可编程逻辑单元结构

[发明专利]一种MSM在多GPU下的优化方法及装置-CN202310007035.7在审
发明人：李星;张守恒;叶经纬 -专利权人：上海致居信息科技有限公司
申请日： 2023-01-03 - 公布日： 2023-04-11 - 主分类号： G06F7/505 文献下载
摘要：本申请公开了一种MSM在多GPU下的优化方法及装置，方法考虑到实际应用场景中，通常会有多张显卡并存的情况，针对在零知识证明中小电路规模可以使用查表法的情况下，通过利用多张显卡与单张显卡的不同进一步扩大算法中窗口大小c，进而提升MSM性能的方法，且通过公式[n/corig*N‑n/cexpand*N]/(n/corig*N)能够计算出性能提升的具体数值。本申请通过提供MSM在多GPU下的优化方法及装置，使得基于查表法的MSM计算性能可以随显卡数目线性增长，进一步提高了MSM的计算效率，进而为零知识证明协议在现实场景中的应用和推广打开了广阔空间。
一种 msm gpu 优化方法装置

[发明专利]基于多类型近似计算单元的可变位宽加法器树生成系统-CN202210904372.1在审
发明人：张浩;孙红兵 -专利权人：中国电子科技集团公司第十四研究所
申请日： 2022-07-29 - 公布日： 2023-03-21 - 主分类号： G06F7/505 文献下载
摘要：本发明涉及一种基于多类型近似计算单元的可变位宽加法器树生成系统，包括信号输入模块、加法器树构造模块、计算及结果输出模块。信号输入模块的输入端A接收两组加数并对位宽进行定义；其输入端B接收所需精度bit位数并对精度比较模块进行初始化。加法器树构造模块的输入端接收两组加法数；初始化分别调用近似计算单元库与布尔门逻辑单元库；迭代过程中将结合用户输入精度要求对不同层级选择不同类型近似计算单元。计算及结果输出模块将上一级中生成的近似加法器树模块进行近似加法运算，完成最终的近似计算任务。本发明实现了近似加法运算的位宽动态配置，使精度和功耗的选择更加灵活，解决了现有近似加法动态配置方案精度不佳的技术问题。
基于类型近似计算单元变位加法器生成系统

[发明专利]二进制乘积累加系统和方法的超低功率和低面积解决方案-CN202210742898.4在审
发明人： L·路易斯;S·P·辛格;F·G·德安布罗吉 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2022-06-27 - 公布日： 2023-01-13 - 主分类号： G06F7/505 文献下载
摘要：本公开的各实施例涉及二进制乘积累加系统和方法的超低功率和低面积解决方案。使用权重的多个部分副本执行二进制乘积累加操作的数据结构和微控制器架构。目的地寄存器位置、源寄存器位置和权重寄存器位置被接收。使用权重寄存器位置，基于所接收的滤波器索引值将权重位的子集复制所选择的次数。权重的子集的每个副本被并行执行。使用源寄存器位置，基于权重的子集的大小来选择输入位的子集，其中输入位的子集从输入位的先前子集移位一位。对权重的子集的副本中的每个对应位和输入位的所选择的子集中的每个对应位执行XOR操作。在对应目的地子位置中，每个XOR操作的输出彼此聚合并且每个XOR操作的输出与对应目的地子位置的当前值聚合。
二进制乘积累加系统方法功率面积解决方案

[发明专利]一种两位、三位的近似加法器和一种近似加法器-CN201910524629.9有效
发明人：焦海龙;杨春梅 -专利权人：北京大学深圳研究生院
申请日： 2019-06-18 - 公布日： 2023-01-03 - 主分类号： G06F7/505 文献下载
摘要：本申请公开了一种近似加法器、两位的近似加法器和三位的近似加法器，属于集成电路技术领域，通过降低计算精度来实现集成电路可观的节能。由于近似加法器可以在循环累加的过程中对计算的错误进行补偿，不但可使加法器的功耗更低，更使得近似加法器的计算更准确。
一种三位近似加法器

[发明专利]一种基于单极型晶体管的四位树形超前进位加法器及芯片-CN202210710758.9在审
发明人：陈荣盛;刘坤荣;陈德润;徐煜明 -专利权人：华南理工大学
申请日： 2022-06-22 - 公布日： 2022-10-14 - 主分类号： G06F7/505 文献下载
摘要：本发明公开了一种基于单极型晶体管的四位树形超前进位加法器及芯片，其中加法器采用差分逻辑门构成，所述差分逻辑门由多个单极型氧化物薄膜晶体管组成，所述四位树形超前进位加法器的进位链路采用Koggle—Stone并行算法进行优化。本发明加法器仅由单极型晶体管构成，适用于可大面积制备的柔性电子技术；另外，利用Koggle—Stone并行算法优化进位链路，可以在不改变超前进位特性的前提下，对布线进行优化，增加中间环节，进而优化布线提高稳定性。本发明可广泛应用于半导体集成电路领域。
一种基于单极晶体管树形超前进位加法器芯片

[发明专利]一种低位宽输入-低位宽输出的加法器树单元及近似乘加方法-CN202210759303.6在审
发明人：黄科杰;王楚惠;沈海斌;范继聪;徐彦峰 -专利权人：浙江大学;中国电子科技集团公司第五十八研究所
申请日： 2022-06-29 - 公布日： 2022-10-04 - 主分类号： G06F7/505 文献下载
摘要：本发明公开了一种低位宽输入‑低位宽输出的加法器树单元及近似乘加方法，该单元包括编码及解码电路、低位宽输入‑低位宽输出的近似加法器树电路、累加求和电路、误差修正电路；当输入一组n个低位宽的数据与权重，能够最终输出一个同低位宽的乘加结果。该方法对输入的权重进行基‑4布斯编码后再进行解码操作，重构后得到部分积阵列，规模为n×m，其中n为行数，m为列数。对部分积阵列的每一列通过低位宽输入‑低位宽输出的近似加法器树计算相加得到一个低位宽输出，得到的m个低位宽输出经过累加后，对累加结果进行补偿后输出，即为加法器树单元最终的输出结果。该方法能够优化卷积操作中大量的乘加运算，并可实现低功耗、高速度地完成计算任务。
一种低位输入输出加法器单元近似方法

[发明专利]查找表电路、芯片及电子设备-CN202210381493.2在审
发明人：吴志伟 -专利权人：深圳云豹智能有限公司
申请日： 2022-04-13 - 公布日： 2022-08-30 - 主分类号： G06F7/505 文献下载
摘要：本申请提供一种查找表电路、芯片及电子设备，本申请提供的查找表电路，通过设置一个第一查找表单元和至少一个第二查找表单元，将第一查找表单元的输出位宽配置为查找表电路的输出数据的位宽，以存储查找表电路需预存的数据的原始值，以及将第二查找表单元的输出数据的位宽配置为小于查找表电路的输出数据的位宽，以存储查找表电路需预存的数据的差值，节省查找表单元中元素的占用位宽，再配合少量的加法器和选择器，可以在减少组合逻辑选择电路的数量的情况下实现大型查找表的功能，从而改善目前大型查找表占用芯片面积进而造成芯片面积大幅增加的问题。
查找电路芯片电子设备

[发明专利]查找表电路、芯片及计算机设备-CN202210381506.6在审
发明人：吴志伟 -专利权人：深圳云豹智能有限公司
申请日： 2022-04-13 - 公布日： 2022-08-30 - 主分类号： G06F7/505 文献下载
摘要：本申请提供一种查找表电路、芯片及计算机设备，本申请提供的查找表电路，通过设置至少二组查找表电路，每组查找表电路设置一个第一查找表单元和至少一个第二查找表单元。然后将第一查找表单元的输出位宽配置为查找表电路的输出数据的位宽，以存储查找表电路需预存的数据的原始值，以及将第二查找表单元的输出数据的位宽配置为小于查找表电路的输出数据的位宽，以存储查找表电路需预存的数据的差值，节省查找表单元中元素的占用位宽。再配合少量的加法器和选择器，可以在减少组合逻辑选择电路的数量的情况下实现大型查找表的功能，从而改善目前大型查找表占用芯片面积进而造成芯片面积大幅增加的问题。
查找电路芯片计算机设备

[发明专利]一种基于进位旁路加法器的存内计算装置-CN202210559249.0有效
发明人：乔树山;曹景楠;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-05-23 - 公布日： 2022-08-05 - 主分类号： G06F7/505 文献下载
摘要：本发明涉及一种基于进位旁路加法器的存内计算装置，涉及存内计算领域，包括输入驱动模块、SRAM阵列、进位旁路加法器和多个D触发器，所述输入驱动模块用于为所述SRAM阵列中每行SRAM提供一个输入脉冲信号，各SRAM用于存储权重，各行SRAM中每个SRAM对应一个第一与门，各第一与门的第一输入端连接对应行的输入脉冲信号，各第一与门的第二输入端连接对应的SRAM的输出，各行第一与门的输出共线连接到所述进位旁路加法器的输入端，所述进位旁路加法器用于对所述SRAM阵列中各列第一与门输出的数据进行逐列相加，所述进位旁路加法器的输出连接各D触发器的输入。本发明提高了存内计算的加法速度。
一种基于进位旁路加法器计算装置

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