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[发明专利]可同时提高储能密度与储能效率的层状复合弛豫铁电材料及其制备方法-CN202110736742.0有效
发明人：钟高阔;陈骞鑫;李江宇;黄明强;任传来;安峰;张园 -专利权人：中国科学院深圳先进技术研究院
申请日： 2021-06-30 - 公布日： 2023-06-20 - 主分类号： H01G4/08 文献下载
摘要：本申请公开了一种可同时提高储能密度与储能效率的层状复合弛豫铁电材料及其制备方法。层状复合弛豫铁电材料包括刚性衬底、形成于刚性衬底上的下电极层、形成于下电极层上的层状复合弛豫铁电层、以及形成于层状复合弛豫铁电层上的上电极层，层状复合弛豫铁电层为具有弛豫铁电性的多层结构薄膜，多层结构薄膜包括依次重复多周期叠加生长于下电极层上的下层和上层；其制备方法为：选取STO基片，在STO基片上生成SRO层，在SRO层上生成多层BTO‑STO层形成层状复合弛豫铁电层，在层状复合弛豫铁电层上生成SRO层，得到层状复合弛豫铁电材料。本申请的层状复合弛豫铁电材料具有优异的储能密度与储能效率。
同时提高密度效率层状复合弛豫铁电材料及其制备方法

[发明专利]应变半导体沟道形成方法和半导体器件-CN201010501737.3无效
发明人：尹海洲;骆志炯;朱慧珑 -专利权人：中国科学院微电子研究所
申请日： 2010-09-30 - 公布日： 2012-05-09 - 主分类号： H01L21/8238 文献下载
摘要：本发明提出了一种半导体器件，包括：半导体衬底；SiGe弛豫层，位于所述半导体衬底上；NMOS晶体管，位于所述SiGe弛豫层上；和PMOS晶体管，位于所述SiGe弛豫层上，其中，所述NMOS晶体管包括：拉应变外延层，位于所述SiGe弛豫层上，或者嵌入在所述SiGe弛豫层中；以及所述NMOS晶体管包括：压应变外延层，位于所述SiGe弛豫层上，或者嵌入在所述SiGe弛豫层中。根据本发明，避免了应变半导体材料的损耗，同时，可以更好地保持沟道中的应力。
应变半导体沟道形成方法半导体器件

[其他]一种半导体器件-CN201190000054.8有效
发明人：尹海洲;骆志炯;朱慧珑 -专利权人：中国科学院微电子研究所
申请日： 2011-02-25 - 公布日： 2013-03-27 - 主分类号： H01L21/8238 文献下载
摘要：该半导体器件包括：半导体衬底(300)；SiGe弛豫层(200)，位于所述半导体衬底(300)上；NMOS晶体管，位于该SiGe弛豫层(200)上；以及PMOS晶体管，位于SiGe弛豫层(200)上。其中该NMOS晶体管包括：拉应变外延层(260n)，位于SiGe弛豫层(200)上或者嵌入到SiGe弛豫层(200)中；以及PMOS晶体管包括：压应变外延层(260p)，位于SiGe弛豫层(200)上或者嵌入到SiGe弛豫层(200)中。在该器件中沟道的应力可以被较好地保持。还提供了一种用于形成应变半导体沟道的方法。
一种半导体器件

[发明专利]一种SiGe中嵌入超晶格制备应变Si的方法-CN201110418827.0有效
发明人：薛忠营;张苗;狄增峰;魏星;陈达 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2011-12-14 - 公布日： 2013-06-19 - 主分类号： H01L21/205 文献下载
摘要：本发明提供一种SiGe中嵌入超晶格制备应变Si的方法，该方法首先在Si衬底上外延一Ge组分为x的Si1-xGex层，并使所述Si1-xGex层弛豫以形成弛豫Si1-xGex层；其次在所述弛豫Si1-xGex层上外延包括Si层和Si1-yGey层的双层薄膜；而后多次重复外延所述双层薄膜，在所述弛豫Si1-xGex层上制备出超晶格；接着在所述超晶格上外延一Ge组分为z的Si1-zGez层并使所述Si1-zGez层弛豫以形成弛豫Si1-zGez层，由所述弛豫Si1-xGex层、超晶格和弛豫Si1-zGez层构成虚衬底；最后在所述弛豫Si1-zGez层上外延一Si层，以完成应变Si的制备。本发明通过降低制备应变Si所需的虚衬底厚度，大大节省了外延所需要的时间，不仅降低了外延所需要的成本，而且减少了由于长时间不间断进行外延而对外延设备造成的损伤。
一种 sige 嵌入晶格制备应变 si 方法

[发明专利]半导体结构及其形成方法-CN201810901040.1有效
发明人：汪巍;方青;涂芝娟;曾友宏;蔡艳;王庆;王书晓;余明斌 -专利权人：上海新微技术研发中心有限公司
申请日： 2018-08-09 - 公布日： 2021-02-26 - 主分类号： H01L33/12 文献下载
摘要：该发明涉及一种半导体结构及其形成方法，其中，所述半导体结构的形成方法包括以下步骤：提供一衬底；在所述衬底表面形成缓冲层；在所述缓冲层表面形成应变层，且所述应变层的厚度小于弛豫临界厚度；刻蚀所述缓冲层，形成支撑柱，使所述应变层悬空，将所述应变层的应力完全释放；在应力完全释放的所述应变层表面外延生长弛豫层，且所述弛豫层的材料与所述应变层的材料相同。所述半导体结构包括衬底；位于所述衬底表面的支撑柱；位于所述衬底上方，由所述支撑柱支撑的应变层，所述应变层的厚度小于弛豫临界厚度；位于所述应变层表面的弛豫层，所述弛豫层的材料与所述应变层的材料相同。
半导体结构及其形成方法

[发明专利]半导体存储器件结构及其制作方法-CN201711440259.8有效
发明人：祝啸 -专利权人：长鑫存储技术有限公司
申请日： 2017-12-27 - 公布日： 2019-03-01 - 主分类号： H01L27/108 文献下载
摘要：本发明提供一种半导体存储器件结构及其制作方法，半导体存储器件结构包括硅基底、锗硅渐变缓冲层、锗硅弛豫层、硅外延层、沟槽隔离结构及埋入式字线结构。锗硅弛豫层被部分去除以形成填充沟槽及弛豫侧壁，硅外延层包含填充于填充沟槽内的填充部以及覆盖于填充部及弛豫侧壁上的顶层部，藉由沟槽隔离结构于硅外延层中隔出有源区，埋入式字线结构延伸至填充部内且与有源区交叉，弛豫侧壁提供埋入式字线结构的沟道应力。本发明将两条埋入式字线结构分别设置于锗硅弛豫层填充沟槽内的有源区中，弛豫侧壁会对其内的有源区产生应力，以产生埋入式字线结构的沟道应力，提高沟道内部电子的迁移率，进而提高器件性能。
填充埋入式字线侧壁弛豫源区半导体存储器件锗硅弛豫层硅外延层沟槽隔离结构沟道应力渐变缓冲层结构延伸器件性能迁移率顶层沟道硅基锗硅去除制作覆盖

[发明专利]一种半导体结构的制备方法及半导体结构-CN202211462898.5在审
发明人：孔真真;张毅文;刘靖雄;任宇辉;王桂磊;李俊峰;周娜;高建峰;罗军 -专利权人：中国科学院微电子研究所
申请日： 2022-11-21 - 公布日： 2023-03-07 - 主分类号： H01L21/336 文献下载
摘要：本发明提供了一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法通过在第二硅衬底上依次生长SiGe弛豫缓冲层和完全弛豫的SiGe应变弛豫层之后，将第二硅衬底上的SiGe应变弛豫层键合在第一硅衬底上的电介质层上，之后再去除第一硅衬底和SiGe弛豫缓冲层，并减薄SiGe应变弛豫层，最后在减薄后的SiGe应变弛豫层上外延生长拉应变硅层，实现高迁移率的拉应变硅层SOI结构，同时制造出高迁移率、少杂质沾污、低杂质沾污、高质量叠层结构以及沟道结构的全新纳米片基片平台。便于后续根据应用场景在拉应变硅层中制备诸如但不限于拉应变硅沟道等结构，为FD/GAAOI器件提供优良衬底。
一种半导体结构制备方法

[发明专利]一种原子气室内壁氢化铷抗弛豫膜层厚度的测量方法-CN202011210823.9在审
发明人：郑建朋;李新坤;何娇;刘院省;蔡玉珍;王风娇;黄伟;赵雄;邓意成;王学锋 -专利权人：北京航天控制仪器研究所
申请日： 2020-11-03 - 公布日： 2021-04-02 - 主分类号： G01B11/06 文献下载
摘要：本发明提供了一种原子气室内壁氢化铷抗弛豫膜层厚度的测量方法，应用于原子气室测试评估领域。首先在氦气氛围中将内壁镀有氢化铷抗弛豫膜层的原子气室进行物理破碎，利用原子力显微镜和光谱分析仪进行检测，通过不同厚度抗弛豫膜层的光谱透射率的测试数据，建立抗弛豫膜层厚度与光谱透射率的映射关系；然后基于上述映射关系，利用光谱分析仪，通过无损检测方式，测量待测原子气室的光谱透射率，通过数学模型拟合得到原子气室内壁抗弛豫膜层的厚度；从而实现对原子气室内壁抗弛豫膜层厚度的无损检测。本发明解决目前原子气室内壁氢化铷抗弛豫膜层难以有效测量的问题。
一种原子内壁氢化铷抗弛豫膜层厚度测量方法

[发明专利]半导体存储器件结构及其制作方法-CN201711439944.9有效
发明人：祝啸 -专利权人：长鑫存储技术有限公司
申请日： 2017-12-27 - 公布日： 2023-07-04 - 主分类号： H10B12/00 文献下载
摘要：本发明提供一种半导体存储器件结构及其制作方法，半导体存储器件包括硅基底、锗硅渐变缓冲层、锗硅弛豫层、硅外延层、沟槽隔离结构及埋入式字线结构。所述锗硅弛豫层被部分去除以形成填充沟槽及弛豫侧壁，所述硅外延层包含填充于所述填充沟槽内的填充部以及覆盖于所述填充部及所述弛豫侧壁上的顶层部。藉由所述沟槽隔离结构于所述硅外延层中隔出有源区，以及埋入式字线结构延伸至所述填充部内且与所述有源区交叉，所述弛豫侧壁提供所述埋入式字线结构的沟道应力。本发明将两条埋入式字线结构设置于锗硅弛豫层填充沟槽内的有源区中，弛豫侧壁会对其内的有源区产生应力，以产生埋入式字线结构的沟道应力，提高沟道内部电子的迁移率，进而提高器件性能。
半导体存储器件结构及其制作方法

[实用新型]半导体存储器件结构-CN201721855132.8有效
发明人：祝啸 -专利权人：睿力集成电路有限公司
申请日： 2017-12-27 - 公布日： 2018-08-28 - 主分类号： H01L27/108 文献下载
摘要：本实用新型提供一种半导体存储器件结构，包括硅基底、锗硅渐变缓冲层、锗硅弛豫层、硅外延层、沟槽隔离结构及埋入式字线结构。所述锗硅弛豫层被部分去除以形成填充沟槽及弛豫侧壁，所述硅外延层包含填充于所述填充沟槽内的填充部以及覆盖于所述填充部及所述弛豫侧壁上的顶层部。藉由所述沟槽隔离结构于所述硅外延层中隔出有源区，以及埋入式字线结构延伸至所述填充部内且与所述有源区交叉，所述弛豫侧壁提供所述埋入式字线结构的沟道应力。本实用新型将两条埋入式字线结构设置于锗硅弛豫层填充沟槽内的有源区中，弛豫侧壁会对其内的有源区产生应力，以产生埋入式字线结构的沟道应力，提高沟道内部电子的迁移率，进而提高器件性能。
填充埋入式字线侧壁弛豫源区锗硅弛豫层硅外延层半导体存储器件沟槽隔离结构本实用新型沟道应力渐变缓冲层结构设置结构延伸器件性能迁移率顶层沟道硅基锗硅去除覆盖

[发明专利]常关型氮化镓基半导体器件-CN201180014938.3有效
发明人： J·拉达尼 -专利权人：美国国家半导体公司
申请日： 2011-01-27 - 公布日： 2012-12-05 - 主分类号： H01L29/778 文献下载
摘要：一种方法包括在半导体器件（100,500）中形成（604）弛豫层（106,506）。该方法还包括在弛豫层上形成（606）张力层（108，510），其中张力层具有张应力。该方法进一步包括在弛豫层上形成（606）压缩层（110,508），其中压缩层具有压应力。压缩层的压电极化强度近似等于或大于弛豫层、张力层和压缩层中的自发极化强度。压缩层中的压电极化强度与压缩层中的自发极化强度方向相反。弛豫层可以包括氮化镓，张力层可以包括氮化铝镓，并且压缩层可以包括氮化铝铟镓。
常关型氮化半导体器件

[发明专利]一种光电子弛豫型薄膜晶体管-CN202211415496.X在审
发明人：刘川;郭敏 -专利权人：中山大学
申请日： 2022-11-11 - 公布日： 2023-03-31 - 主分类号： H01L29/786 文献下载
摘要：本发明公开了一种光电子弛豫型薄膜晶体管，包括衬底、绝缘层和有源层，有源层包括前沟道电子传输层和背沟道光电子弛豫层，前沟道电子传输层具有高电子迁移率特性，背沟道光电子弛豫层具有光生载流子快复合特性，前沟道电子传输层与绝缘层连接，背沟道光电子弛豫层与前沟道电子传输层连接。本发明使用双层结构的有源层，能够提供载流子从而提高迁移率，加快光生电子‑空穴对的弛豫效率，使得背沟道电子弛豫层中的电子和空穴可以马上复合，难以被捕获进入绝缘层，减轻阈值电压负漂等负面影响，提高薄膜晶体管的稳定性，同时控制背沟道层铟锡比可以消除有源层刻蚀后的台阶结构。
一种光电子弛豫型薄膜晶体管

[发明专利]应变弛豫方法、形成半导体层和半导体器件的方法-CN201510126114.5有效
发明人：王维一;马克·S·罗德 -专利权人：三星电子株式会社
申请日： 2015-03-20 - 公布日： 2019-07-19 - 主分类号： H01L21/02 文献下载
摘要：本发明公开了一种应变弛豫方法、一种形成应变弛豫半导体层的方法和一种形成半导体器件的方法。提供了形成应变弛豫半导体层的方法，其中，在半导体基底的表面中形成多孔区。在多孔区上形成与半导体基底晶格匹配的第一半导体层。在第一半导体层上形成第二半导体层，第二半导体层形成为应变层。然后，弛豫第二半导体层。
应变方法形成半导体半导体器件

[发明专利]一种SiGe弛豫衬底材料及其制备方法-CN200610165551.9无效
发明人：赵雷;左玉华;王启明 -专利权人：中国科学院半导体研究所
申请日： 2006-12-21 - 公布日： 2008-06-25 - 主分类号： H01L23/00 文献下载
摘要：本发明涉及半导体材料技术领域，公开了一种SiGe弛豫衬底材料，该SiGe弛豫衬底材料由Si衬底和在Si衬底上外延生长的SiGe组分渐变缓冲层构成，且在所述SiGe组分渐变缓冲层中插入有n个无应变SiGe隔离层，所述无应变SiGe隔离层将SiGe组分渐变缓冲层分成n+1层，n为自然数。本发明同时公开了一种SiGe弛豫衬底材料的制备方法。利用本发明，有效减小SiGe弛豫衬底的表面粗糙度和位错密度，从而减小整个弛豫衬底的厚度，缩短外延时间，节省成本。
一种 sige 衬底材料及其制备方法

[发明专利]硅锗/绝缘体上外延硅互补金属氧化物半导体及其制造方法-CN02148143.1无效
发明人：许胜藤;D·J·特威特;D·R·埃文斯 -专利权人：夏普公司
申请日： 2002-10-30 - 公布日： 2003-05-07 - 主分类号： H01L21/324 文献下载
摘要：本发明提供了一种制造简单SiGe/SOI结构的方法。尤其是，通过生长SiGe外延层，然后在550－1050℃之间的温度使其弛豫退火，而将SOI的顶硅层转化为Si1－xGex。该温度处理使SiGe弛豫，以将Ge顶硅层转化为弛豫的SiGe层并且消除了SOI膜中的缺陷。因此，可得到缺陷密度非常低的晶体。该SiGe层覆盖有外延的硅层。因为该硅层生长在弛豫的SiGe上，所以顶硅层是应变的硅层。因此，得到了更高的电子和孔穴迁移率。埋入的氧化物界面作为SiGe弛豫的缓冲区。不需要缓变的SiGe层。结果是，该结构的缺陷密度实质上低于现有技术结构的缺陷密度。
硅锗绝缘体外延互补金属氧化物半导体及其制造方法

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