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[发明专利]半导体存储装置-CN202110986485.6在审
发明人：松尾浩司;荒井史隆 -专利权人：铠侠股份有限公司
申请日： 2021-08-26 - 公布日： 2022-09-27 - 主分类号： G11C16/08 文献下载
摘要：本发明的实施方式提供一种能够高集成化的半导体存储装置。实施方式的半导体存储装置具备：多个存储区块区域，沿第1方向排列；接线区域，相对于多个存储区块区域沿第1方向排列；及配线区域，在第1方向上延伸，与多个存储区块区域及接线区域沿与第1方向交叉的第2方向排列。多个存储区块区域分别具备：多个存储串，在第1方向上延伸，且沿第2方向排列；及第1配线，在第2方向上延伸，共通地连接于多个存储串。配线区域具备第2配线，该第2配线在第1方向上延伸，共通地连接于与多个存储区块区域对应的多个第1配线。接线区域具备：第3配线，电连接于第2配线；及接触电极，在与第1方向及第2方向交叉的第3方向上延伸，连接于第3配线。
半导体存储装置

[发明专利]非易失性可变电阻元件的电阻控制方法-CN201110155556.4有效
发明人：石原数也 -专利权人：夏普株式会社
申请日： 2011-06-10 - 公布日： 2012-02-08 - 主分类号： G11C16/02 文献下载
摘要：本发明提供了一种非易失性可变电阻元件的电阻控制方法，对多个存储器单元能同时进行写入工作、擦除工作、以及成形处理。在非易失性可变电阻元件的电阻控制方法中，对于具备将具备非易失性可变电阻元件和晶体管的单位存储器单元排列成矩阵状的存储器单元阵列，通过第1选择线（字线）、第2选择线（位线）、以及第3选择线（源极线）来选择存储器工作对象的存储器单元的非易失性半导体存储装置，具有：选择一根或多根第1选择线的步骤；选择多根第2选择线的步骤；以对全部的被选择的存储器单元施加存储器工作需要的电压的方式，施加对电流经由该第2选择线在第3选择线中流过而导致的第3选择线的电位变动进行补偿的电压来成为存储器工作需要的电压的步骤
非易失性可变电阻元件控制方法

[发明专利]地址线含有不同金属材料的三维纵向多次编程存储器-CN201810024265.3在审
发明人：张国飙 -专利权人：厦门海存艾匹科技有限公司
申请日： 2018-01-10 - 公布日： 2019-07-16 - 主分类号： H01L27/24 文献下载
摘要：本发明提出一种地址线含有不同金属材料的三维纵向多次编程存储器（3D‑MTP_V）。它含有多个相互垂直堆叠的水平地址线，多个穿透水平地址线的存储井，一层覆盖存储井边墙的编程膜，多条形成在存储井中的竖直地址线。水平地址线和竖直地址线含有不同金属材料。
地址线金属材料水平地址存储器多次编程竖直三维存储垂直堆叠覆盖存储边墙井中编程穿透

[发明专利]地址线含有不同金属材料的三维纵向多次编程存储器-CN201810045965.0在审
发明人：张国飙 -专利权人：成都海存艾匹科技有限公司
申请日： 2018-01-17 - 公布日： 2019-07-23 - 主分类号： H01L27/24 文献下载
摘要：本发明提出一种地址线含有不同金属材料的三维纵向多次编程存储器（3D‑MTP_V）。它含有多个相互垂直堆叠的水平地址线，多个穿透水平地址线的存储井，一层覆盖存储井边墙的编程膜，多条形成在存储井中的竖直地址线。水平地址线和竖直地址线含有不同金属材料。
地址线金属材料水平地址存储器多次编程竖直三维存储垂直堆叠覆盖存储边墙井中编程穿透

[发明专利]EEPROM及其存储阵列-CN201410078700.2在审
发明人：顾靖;孔蔚然;张博;张雄;李冰寒 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2014-03-05 - 公布日： 2014-05-21 - 主分类号： G11C16/06 文献下载
摘要：一种EEPROM及其存储阵列，所述存储阵列包括至少一个字节存储区域；所述字节存储区域包括按照行方向排列的M条字线、按照列方向排列的8条位线、按照列方向排列的8条源线以及M行、8列呈矩阵排列的存储单元，所述存储单元包括栅极、漏极以及源极，M为正整数；其中，位于同一行的存储单元的栅极连接至同一字线，位于同一列的存储单元的漏极连接至同一位线，位于同一列的存储单元的源极连接至同一源线。本发明技术方案提供的EEPROM及其存储阵列通过将位于同一列的存储单元的源极连接至同一源线、将源线按照列方向排列，缩小了所述EEPROM的体积。
eeprom 及其存储阵列

[发明专利]缓存存储器操作的协调-CN201980020429.8在审
发明人： B·施泰因马赫尔-布罗 -专利权人：国际商业机器公司
申请日： 2019-03-27 - 公布日： 2020-10-30 - 主分类号： G06F12/0817 文献下载
摘要：本发明涉及一种用于协调由一致性共享存储系统的处理器设备执行的指令序列的方法。一条指令被执行并使所述处理器设备将存储器线的副本填充到处理器高速缓存中。基于检测到指示关于所述存储器线的跨所述共享存储系统的一致性传播未被确认的第一标志信息，所述处理器设备对所述存储器线进行标记。基于检测到指示关于所述存储器线的跨所述共享存储系统的所述一致性传播已确认的第二标志信息，所述处理器设备对所述存储器线进行清除标记。基于执行存储器屏障指令，在标记所述存储器线的同时阻止所述存储器屏障指令的执行完成。
缓存存储器操作协调

[实用新型]一种自动储线装置-CN202022048004.0有效
发明人：何伟乐 -专利权人：惠州金日工业科技有限公司
申请日： 2020-09-17 - 公布日： 2021-04-23 - 主分类号： B65H75/14 文献下载
摘要：本实用新型公开了一种自动储线装置，包括存储壳，所述存储壳的底部固定连接有稳定座，所述存储壳的正面设置有开门，所述存储壳的顶部固定安装有伺服电机。该自动储线装置，通过螺纹杆的螺纹推进原理，带动按压定位半套管向下挤压，使其存储线的右侧端被卡接在卡接套筒的内部，随后利用斜撑摆杆的角度摆动，从而带动存储线的右侧端旋转被折叠，使其提高存储线右端固定的稳定性，再通过伺服电机带动收线滚筒转动，对其存储线进行缠绕收线，并同时利用移动套筒与带动杆的螺纹位移原理，即带动限位套筒竖直位移，以改变调节存储线的进线处的进线位移，使其整齐合理的缠绕在收线滚筒上，从而达到了快速整齐的对其加工用存储线进行存储的效果
一种自动线装

[发明专利]可编程序逻辑装置-CN200480008783.2无效
发明人：笹尾勤;井口幸洋 -专利权人：财团法人北九州产业学术推进机构
申请日： 2004-03-31 - 公布日： 2006-05-03 - 主分类号： G06F7/00 文献下载
摘要：提供一种能够按照目标逻辑函数，改变逻辑函数存储器间的输入线数及路线数，并将存储容量控制到必要最小限地进行最优化设计的可编程序逻辑装置。将逻辑函数存储器(4)串联并按序排列，并存储LUT。从外部输入线输入到各逻辑函数存储器(4)的输入变量。在两个逻辑函数存储器(4)之间，根据连接存储器(6)存储的连接信息，连接电路(5)进行前级的逻辑函数存储器(4)的输出线或外部输入线与后级的逻辑函数存储器(4)的输入线的连接。如果按照目标逻辑函数改写连接信息，就能再构成连接电路，并可改变输入线数及路线数。对照逻辑函数将路线数和输入线数的比最优化，能将存储容量抑制到必要最小限。
程序逻辑装置

[发明专利]在其虚设阵列上具有短路结构的存储器阵列及其提供方法-CN202011558658.6在审
发明人： J·B·帕特尔;E·弗洛雷斯三世;K·哈斯纳特;M·F·海因曼 -专利权人：英特尔公司
申请日： 2020-12-25 - 公布日： 2021-12-28 - 主分类号： G11C8/16 文献下载
摘要：一种方法、存储器设备和系统。存储器设备包括：有源存储器阵列，包括存储器单元和地址线，该地址线包括位线(BL)和字线(WL)，每个存储器单元连接在BL之一和WL之一之间；虚设阵列，其包括虚设地址线，该虚设地址线包括虚设BL和虚设WL；至少一个短路结构，其跨所述虚设地址线中的至少一些虚设地址线延伸并与之电接触，以将所述虚设地址线中的至少一些虚设地址线一起电短路；以及至少一个接触结构，其从虚设阵列延伸并电耦合至所述虚设地址线中的至少一些虚设地址线，以将所述虚设地址线中的至少一些虚设地址线连接至预定电压。
虚设阵列具有短路结构存储器及其提供方法

[发明专利]铁电存储装置-CN200610082893.4无效
发明人：小出泰纪 -专利权人：精工爱普生株式会社
申请日： 2006-06-19 - 公布日： 2006-12-27 - 主分类号： G11C11/22 文献下载
摘要：本发明公开了一种铁电存储装置，尤其是在位线方向上集成度高的铁电存储装置。该铁电存储装置包括：在第一方向上延伸的第一位线；与第一位线连接，用于存储规定的数据的多个第一存储单元；在与第一方向大致相反方向上延伸的第二位线；与第二位线连接，用于存储规定的数据的第二存储单元；与第一位线的一端和第二位线的一端连接，用于对存储在第一存储单元和第二存储单元中的数据进行放大的读出放大器；与第一位线的另一端连接，对读出放大器所放大的数据进行锁存的锁存电路；对使第一存储单元和第二存储单元存储的数据进行传输；以及与第二位线的另一端连接，对是否连接第二位线和数据总线进行切换的第一开关。
存储装置

[发明专利]用于有效使用高速缓存及存储器的指令辅助高速缓存管理-CN200610064058.8有效
发明人： S·拉克什马纳穆尔蒂;M·罗森布卢思 -专利权人：英特尔公司
申请日： 2006-09-29 - 公布日： 2007-07-04 - 主分类号： G06F12/08 文献下载
摘要：用于有效利用高速缓冲存储器和存储器的指令辅助高速缓冲存储器管理。提示(例如修改符)被添加到读和写存储器存取指令来标识该存储器存取是针对临时数据的。通过这样的提示，执行交替的高速缓冲存储器策略和分配策略来最小化高速缓冲存储器和存储器存取。在一个策略下，写高速缓存未命中会导致将数据写到高速缓冲存储器线的局部中，而没有存储器读/写周期来填充该线的剩余部分。在另一个策略下，读高速缓存未命中会导致从存储器读，而没有分配或写读取的数据到高速缓冲存储器线。还公开了高速缓冲存储器线软锁机制，其中高速缓冲存储器线可以被选择性地软锁定来指示保持那些高速缓冲存储器线比非锁定高速缓冲存储器线优先。
用于有效使用高速缓存存储器指令辅助管理

[发明专利]半导体存储装置-CN201910567907.9在审
发明人：沙納德·布什納克;熊崎规泰;山冈雅史 -专利权人：东芝存储器株式会社
申请日： 2019-06-27 - 公布日： 2020-06-30 - 主分类号： G11C8/08 文献下载
摘要：实施方式提供一种高速动作的半导体存储装置。实施方式的半导体存储装置具备：存储器串，包含第1存储器晶体管；第1字线，与第1存储器晶体管的栅极电极连接；源极线，与存储器串的一端连接；以及第1连接晶体管，与第1字线及源极线连接。
半导体存储装置

[发明专利]层叠存储装置以及具有该层叠存储装置的存储器封装-CN201611059568.6有效
发明人：徐成旻 -专利权人：三星电子株式会社
申请日： 2016-11-25 - 公布日： 2022-01-11 - 主分类号： G11C5/06 文献下载
摘要：本公开提供层叠存储装置以及具有该层叠存储装置的存储器封装。一种层叠存储装置包括主半导体管芯和从下至上依次堆叠在主半导体管芯上的多个从属半导体管芯。主半导体管芯包括联接到第一电源电压的第一电源线、联接到第二电源电压的第二电源线、联接到第一电源线的存储装置和联接到第二电源线的数据输入/输出缓冲器。多个从属半导体管芯的每个包括第三电源线和第四电源线以及联接到第三电源线的存储装置。第三电源线电连接到第一电源线和第四电源线，并且第四电源线与第二电源线电分离。数据输入/输出缓冲器缓冲外部装置和包括在主半导体管芯和多个从属半导体管芯中的存储装置之间通讯的数据。
层叠存储装置以及具有存储器封装

[发明专利]具有多个MOS晶体管的半导体存储器件及其控制方法-CN200610143974.0有效
发明人：枝广俊昭 -专利权人：株式会社东芝
申请日： 2006-11-08 - 公布日： 2007-05-16 - 主分类号： G11C16/26 文献下载
摘要：一种半导体存储器件，包括：存储单元阵列；多条第1位线；多条第2位线；第1读出放大器和第2读出放大器。存储单元阵列包括配置成矩阵状的存储单元。第1位线把处于同一列上的存储单元相互连接起来。第2位线把多条第1位线相互连接起来。为每一条第2位线设置第1读出放大器用来控制第2位线与第1位线之间的连接，而且，根据从存储单元读出到第1位线上的数据控制第2位线的电位。第2读出放大器通过第2位线和第1读出放大器对第1位线进行预充电，而且，在从存储单元读出数据时放大第2位线的电位。
具有 mos 晶体管半导体存储器件及其控制方法

[发明专利]使高速缓存线暂时无效和重新有效的方法和数据处理系统-CN200710128642.X有效
发明人：纳桑·方特诺特;雅各布·L.·莫伊拉宁;乔尔·H.·舒普;迈克尔·T.·斯特罗萨克尔 -专利权人：国际商业机器公司
申请日： 2007-07-09 - 公布日： 2008-02-27 - 主分类号： G06F12/08 文献下载
摘要：本发明提供了一种通过检测和跟踪暂时安静存储来缩减存储器通信量的计算机实现的方法、数据处理系统和计算机程序产品。当检测到对高速缓存的存储器存储(包括地址和数据值)时，确定在高速缓存中的高速缓存线是否包含与存储器存储中的地址相同的地址。然后，确定先前是否将用于高速缓存线的临时高速缓存线无效信号发送到网络中其他数据处理系统，以临时地使高速缓存线无效。如果存储器存储是暂时安静存储，则将高速缓存线重新有效发送到其他数据处理系统，以便清除针对高速缓存线的临时无效信号。
高速缓存暂时无效重新有效方法数据处理系统