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[发明专利]一种光加法器、芯片和计算设备-CN202210993939.7在审
发明人：王峰 -专利权人：北京比特大陆科技有限公司
申请日： 2022-08-18 - 公布日： 2022-12-02 - 主分类号： G06F7/50 文献下载
摘要：本申请提供一种光加法器、芯片和计算设备。光加法器包括第一加法器和第二加法器。第一加法器被配置为对第一输入信号进行第一加法运算。第一加法器包括第一进位输出层。第一进位输出层被配置为输出第一进位信号。第一进位信号是由第一加法运算得到的。第二加法器被配置为对第一进位信号以及第二输入信号进行第二加法运算。第二加法器包括第二进位输入层。第二进位输入层被配置为接收第一进位信号。本申请减少了实现芯片中光加法器所需的调制层数量和占用空间，并且有效控制了各加法器的输入信号和输出信号的传播距离。
一种加法器芯片计算设备

[发明专利]一种面向人工神经网络的三层结构可配置近似位宽加法器-CN201910628626.X有效
发明人：单伟伟;吴成均 -专利权人：东南大学
申请日： 2019-07-12 - 公布日： 2021-07-02 - 主分类号： G06F7/50 文献下载
摘要：本发明公开了一种面向人工神经网络的三层结构可配置近似位宽加法器，属于基本电子电路的技术领域，包括高位精确加法器部分、中位可配置加法器部分和低位近似加法器部分，中位可配置加法器部分的每个单比特可配置加法器可独立配置成精确加法器或近似加法器，从而实现整个三层加法器近似位宽的可调。可在人工神经网络的计算过程中根据各个网络层的容错性差异动态调整近似位宽，对于容错性较好的网络层适当增加近似位宽，降低计算功耗，对于容错性较差的网络层适当减少近似位宽，保证计算精度，解决了传统两层结构的近似加法器因固定近似位宽无法充分发挥网络容错性的问题
一种面向人工神经网络三层结构配置近似加法器

[发明专利]电路器件以及在加法器树中进行加法的方法-CN202210928099.6在审
发明人：森阳纪;赵威丞;藤原英弘 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-08-03 - 公布日： 2023-06-09 - 主分类号： G06F7/498 文献下载
摘要：本发明的实施例提供了一种电路器件，包括：第一加法器，具有第一加法器输入和第一加法器输出；第一寄存器，具有第一寄存器输入和第一寄存器输出，第一寄存器输入连接至第一加法器输出；第二寄存器，具有第二寄存器输入和第二寄存器输出，第二寄存器输入连接至第一加法器输出；以及第二加法器，具有第二加法器输入和第二加法器输出，并且被配置为接收来自第一寄存器输出和第二寄存器输出的寄存器输出信号。其中，第一加法器被配置为计算第一输入值和第二输入值的第一总和，第一寄存器被配置为存储第一总和，第一加法器被配置为计算第三输入值和第四输入值的第二总和，第二寄存器被配置为存储第二总和。本发明的实施例还提供了一种在加法器中执行加法的方法。
电路器件以及加法器进行加法方法

[发明专利]一种可重构定浮点通用加法器-CN201710190120.6在审
发明人：潘红兵;朱志炜;王晨曦;秦子迪;王宇宣;李丽;李伟;何书专 -专利权人：南京大学
申请日： 2017-03-27 - 公布日： 2017-07-21 - 主分类号： G06F7/501 文献下载
摘要：本发明提供了一种可重构定浮点通用加法器，包括48位定点加法器，进行定点加法运算，并可重构成单精度浮点加法器；选择器，根据顶层配置信息选择相应的定点或浮点加法运算通路，并进行输出控制；定浮点运算转换器，将48位定点加法器转化为32位单精度浮点加法器。有益效果所述加法器采用全流水结构，定点加法器基于并行前缀加法器做了相应的优化，在保证定点加法器运算性能的基础上，减少了其运算延时和门电路面积。整体定浮点通用加法器结构在保证精确度和数据吞吐率的情况下，有效的提高了加法器的通用性。
一种可重构定浮点通用加法器

[发明专利]乘加器电路、芯片及电子设备-CN202210917616.X在审
发明人：张旭琛 -专利权人：九识（苏州）智能科技有限公司
申请日： 2022-08-01 - 公布日： 2022-10-11 - 主分类号： G06F7/544 文献下载
摘要：本申请公开了一种乘加器电路、芯片及电子设备，该乘加器电路包括：乘法器、加法器和复用器，复用器的第一输入端口电连接乘法器的第一输入端口，复用器的第二输入端口电连接乘法器的输出端口，复位器的输出端口电连接加法器的第一输入端口；乘法器被配置为通过将第一数据和第二数据相乘以产生乘积；复用器被配置为用于将乘加器电路在多种预设运算模式之间进行切换，多种预设运算模式包括乘加模式、加法器模式；在乘加模式下乘法器的输出端口和加法器的输入端口连通，加法器被配置为将通过加法器的第二输入端口输入的第三数据和乘积相加以产生第一求和数据并输出，在加法器模式下加法器被配置为将获取到的两个数据相加以产生第二求和数据并输出。
乘加器电路芯片电子设备

[发明专利]支持四进制加法器的查找表结构-CN201180015726.7有效
发明人： M·兰格哈默 -专利权人：阿尔特拉公司
申请日： 2011-03-22 - 公布日： 2012-12-05 - 主分类号： G06F7/50 文献下载
摘要：一种具有多个查找表的查找表结构被配置成包括四进制加法器。在具体示例中，包括可分割查找表(LUT)的自适应逻辑模块(ALM)被配置成包括四进制(4-1)加法器。在一些示例中，仅需XOR门、AND门、两个单比特2-1复用器和对支持三进制(3-1)加法器的LUT结构的少量连通性改变以支持4-1加法器。仍然使用原有信号流来支持二进制(2-1)加法器和三进制加法器，因为可以容易复用出三进制加法器特征。
支持四进制加法器查找结构

[发明专利]一种可配置模乘法器-CN202211631526.0在审
发明人：张清宇;杨瑞瑞;何卫国;陈早;马云飞;殷春 -专利权人：成都三零嘉微电子有限公司
申请日： 2022-12-19 - 公布日： 2023-05-26 - 主分类号： G06F7/523 文献下载
摘要：本发明提供一种可配置模乘法器，包括n×n位二进制乘法器、比特抽取器、(n‑1‑k)×k位二进制乘法器、第一配置寄存器堆、压缩树加法器、第二配置寄存器堆、n+1位加法器、2位加法器、保留进位加法器、n+2位加法器以及模修正单元。本发明的可配置模乘法器对高位部分积模修正提出了一种新的模修正方案，大幅减少了可配置通用模乘法器的配置容量，降低了通用模乘法器的关键路径时延，与现有技术相比，该可配置模乘法器解决了余数系统应用的可变余数基要求，并通过将乘法器和求模修正部分完全分离，解决了常规应用和余数应用的硬件兼容问题。
一种配置乘法器

[发明专利]具有减小环路延时功能的判决反馈均衡器-CN201611142397.3在审
发明人：吕俊盛;邵刚;王晋;唐龙飞;田泽;刘颖 -专利权人：中国航空工业集团公司西安航空计算技术研究所
申请日： 2016-12-12 - 公布日： 2018-10-02 - 主分类号： H04L25/03 文献下载
摘要：本发明提供一种用于减小判决反馈均衡器环路延时的加法器配置方法，该方法基于判决反馈均衡器器的基本结构，主要包括：两级串联加法器，采样器和延时锁存器，反馈信号系数控制电路。其特征在于针对传统的判决反馈均衡器电路中的加法器结构，将其用以加和全部反馈信号的单一加法器，分裂为两级串联加法器；同时，将对环路时间约束最严格的反馈环路信号配置到后级加法器中，将其他反馈信号配置到前级加法器中该配置方法在传统判决反馈均衡器结构基础上，仅需做简单的修改，即可有效减小判决反馈均衡器环路的延时，保证其在超高速应用下功能的正确性。
判决反馈均衡器加法器反馈信号减小环路延时两级串联系数控制电路加法器结构加法器配置延时锁存器反馈环路结构基础时间约束信号配置采样器超高速传统的前级延时配置电路分裂应用保证

[发明专利]用于任意形状2D块绝对差之和(SAD)计算引擎的近最优可配置加法器树-CN201010538974.7有效
发明人： K·瓦伊蒂亚纳坦;A·苏达尔萨纳姆 -专利权人：英特尔公司
申请日： 2010-09-26 - 公布日： 2011-05-25 - 主分类号： H04N7/26 文献下载
摘要：本文总地描述了用于任意形状2D块的绝对差之和(SAD)计算引擎的近最优可配置加法器树的实施例。可以描述和请求保护其他实施例。在某些实施例中，一种用于计算针对多达16×16的各种块大小的绝对差之和(SAD)的可配置的二维加法器树结构，其包括第一级的一维加法器树和第二级的一维加法器树，其中每个一维加法器树包括输入路由网络、多个加法器单元和输出路由网络
用于任意形状绝对之和 sad 计算引擎最优配置加法器

[发明专利]加速器及加速器片内计算模块-CN202110326325.9有效
发明人：谭黎敏;吕斌;宋捷 -专利权人：上海西井科技股份有限公司
申请日： 2021-03-26 - 公布日： 2023-07-25 - 主分类号： G06N3/063 文献下载
摘要：本发明提供一种加速器及加速器片内计算模块，加速器片内计算模块包括：参数分发模块，配置成分发计算参数；数据分发模块，配置成分发计算数据；乘加模块，包括依次相连的第一加法器、第一乘法器、第二加法器以及第二乘法器，第一加法器连接至数据分发模块；多个选择器，每个选择器包括连接至数据分发模块的第一输入端、连接至参数分发模块的第二输入端以及输出端，选择器的输出端分别连接至第一加法器、第一乘法器、第二加法器以及第二乘法器，其中，第一加法器、第一乘法器、第二加法器、第二乘法器以及选择器经由配置以使加速器片内计算模块执行不同的计算功能。
加速器计算模块

[发明专利]三配置神经网络单元-CN201610864450.4有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-02-15 - 主分类号： G06N3/063 文献下载
摘要：一种三配置神经网络单元，包括N个窄的与宽的累加器、乘法器与加法器。各乘法器对其输入执行运算以产生窄/宽乘积。各加法器的第一输入接收相对应累加器的输出。各宽加法器还具有第三输入，当指定第三配置，第三输入从相对应的窄乘法器接收窄乘积的加宽版本。当指定第一配置，各加法器对其第一与第二输入执行运算产生窄/宽总数储存于相对应的累加器。当指定第二配置，各宽加法器对第一与第二输入执行运算产生宽总数储存于相对应的宽累加器。当指定第三配置，各宽加法器对第一、第二与第三输入执行运算产生宽总数储存于相对应的宽累加器。
配置神经网络单元

[发明专利]数据处理方法和设备-CN201780004422.8在审
发明人：仇晓颖;韩彬 -专利权人：深圳市大疆创新科技有限公司
申请日： 2017-07-31 - 公布日： 2018-08-31 - 主分类号： G06F7/523 文献下载
摘要：一种数据处理电路，包括：计算单元，包括加法器和多个N位乘法器；输入单元，被配置为向所述乘法器提供输入；以及输出单元，被配置为输出所述计算单元的计算结果；其中，所述加法器包括N位加法器和2N位加法器，N＝
加法器数据处理电路计算单元乘法器方法和设备输出单元输入单元数据处理配置输出

[发明专利]节能型可变功率加法器及其使用方法-CN201880024647.4有效
发明人： R·拉奥 -专利权人：高通股份有限公司
申请日： 2018-03-28 - 公布日： 2023-06-09 - 主分类号： G06F7/506 文献下载
摘要：一种多位加法器装置包括：全加法器级，被配置为接收第一数据和第二数据的多个最低有效位(LSB)中的至少一些最低有效位；以及半加法器级，被配置为接收第一数据和第二数据的多个最高有效位(MSB)中的至少一些最高有效位；进位生成级，被耦合到全加法器级和半加法器级，其中进位生成级包括至少一个串行传播生成(PG)部件；以及后求和级，被耦合到进位生成级和半加法器级，并且被配置为生成第一数据和第二数据的部分和输出，其中多个LSB
节能型可变功率加法器及其使用方法

[实用新型]一种可配置的两级流水线六操作数快速加法器-CN201521141611.4有效
发明人：沈永珞;张军 -专利权人：广东财经大学
申请日： 2015-12-29 - 公布日： 2016-06-01 - 主分类号： G06F7/50 文献下载
摘要：一种可配置的两级流水线六操作数加法器包括：2N个寄存器，2N个分离器和5N个一位全加器，其中N为操作数的位数；上述5N个一位全加器中的4N个一位全加器组成进位保留加法器树；上述5N个一位全加器中的N个一位全加器组成一个涟波进位加法器，采用涟波进位的方式对所述进位保留加法器树的运算结果进行加法运算；所述加法器还包括时钟信号clk和控制信号ctrl，在所述进位保留加法器树末端增加2N-1个寄存器和2N-1个分离器并在所述涟波进位加法器中间增加所述1个寄存器和所述1个分离器，当控制信号ctrl为高时将所述加法器配置成两级流水线结构。
一种配置两级流水线作数快速加法器

[发明专利]二进制并联加法器和乘法器-CN201911329031.0在审
发明人： F·因代利卡托 -专利权人：美光科技公司
申请日： 2019-12-20 - 公布日： 2020-07-07 - 主分类号： G06F7/505 文献下载
摘要：本发明描述一种算术逻辑单元ALU，其包含二进制、并联加法器和乘法器以进行算术运算。所述ALU包含加法器电路，其耦合到多路复用器以接收针对于加法运算或乘法运算的输入运算元。在所述乘法运算期间，所述ALU配置成基于第一运算元和第二运算元而确定部分乘积运算元且经由所述多路复用器将所述部分乘积运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的乘积的值的输出在加法运算期间，所述ALU配置成经由所述多路复用器将所述第一运算元和所述第二运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的总和的值的所述输出。
二进制并联加法器乘法器

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