[发明专利]使用具有结特征的载体衬底保护集成电路系统免受等离子体感应的静电放电的技术在审
| 申请号： | 202210862604.1 | 申请日： | 2022-07-21 |
| 公开（公告）号： | CN115719742A | 公开（公告）日： | 2023-02-28 |
| 发明（设计）人： | A·C-H·韦 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | H01L23/60 | 分类号： | H01L23/60;H01L23/538;H01L21/768 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 林金朝 |
| 地址： | 美国加*** | 国省代码： | 暂无信息 |
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| 摘要： | 提供了使用具有集成结的载体衬底保护集成电路免受等离子体感应的静电放电(ESD)的技术。根据一些实施例，多个半导体器件上方的互连区域内的各种金属特征电耦接到接合载体衬底上的一个或多个导电焊盘。导电焊盘提供到载体衬底内的下层掺杂区域的接触，该下层掺杂区域形成一个或多个PN结。这提供了经由载体衬底将互连区域中的金属特征电接地的能力。诸如在远后段制程(FBEOL)处理期间提供的附加互连层的附加互连层的形成可以继续，同时对集成电路造成较少的等离子体感应的ESD损坏，因为互连区域通过PN结连接到载体衬底的地，从而为在随后的处理期间产生的电荷提供放电路径。 | ||
| 搜索关键词： | 使用 具有 特征 载体 衬底 保护 集成电路 系统 免受 等离子体 感应 静电 放电 技术 | ||
【主权项】：
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