[发明专利]使用具有结特征的载体衬底保护集成电路系统免受等离子体感应的静电放电的技术

说明书

提供了使用具有集成结的载体衬底保护集成电路免受等离子体感应的静电放电(ESD)的技术。根据一些实施例，多个半导体器件上方的互连区域内的各种金属特征电耦接到接合载体衬底上的一个或多个导电焊盘。导电焊盘提供到载体衬底内的下层掺杂区域的接触，该下层掺杂区域形成一个或多个PN结。这提供了经由载体衬底将互连区域中的金属特征电接地的能力。诸如在远后段制程(FBEOL)处理期间提供的附加互连层的附加互连层的形成可以继续，同时对集成电路造成较少的等离子体感应的ESD损坏，因为互连区域通过PN结连接到载体衬底的地，从而为在随后的处理期间产生的电荷提供放电路径。

技术领域

本公开内容涉及集成电路，并且更特别地，涉及用于保护集成电路免受由等离子体感应的静电放电(ESD)引起的损坏的技术。

背景技术

随着集成电路的尺寸持续缩小，出现了许多挑战。例如，减小存储器和逻辑单元的尺寸变得越来越困难。可以用于允许进一步缩小单元尺寸的一种可能的解决方案包括掩埋或背侧电源轨技术，或更一般地BPR技术。在一些情况下，BPR技术包括将向单元输送电力的导体(有时称为电源轨)掩埋在后段制程(BEOL)互连层下方，通常与包括半导体鳍状物的器件层处于相同的水平。在其他情况下，BPR技术包括在器件层下面的衬底的背侧上形成这样的电源轨。这种BPR配置释放了开销，以便为逻辑连接提供更多空间，并且能够进一步缩小标准逻辑单元(例如，存储器和逻辑单元)。BPR配置还允许相对较大的电源轨(例如，较厚)，相对较大的电源轨进而表现出较低的电阻和功率耗散。然而，关于形成这种BPR配置，仍然存在许多不可忽视的挑战。

附图说明

图1是根据本公开内容的实施例的示出配置有具有一个或多个集成结的载体晶圆的集成电路的示例部分的截面图。

图2A-2C是根据本公开内容的实施例的共同示出用于形成具有导电触点的集成电路的一部分的示例工艺的截面图，当集成电路被翻转并且接合到载体衬底时，该导电触点随后可以用作背侧导电触点。

图3A-3C是根据本公开内容的实施例的共同示出用于形成具有集成结的载体衬底的示例工艺的截面图。

图4A-4C是根据本公开内容的实施例的共同示出用于将图3A-3C的载体衬底接合到图2A-2C的集成电路部分的示例工艺的截面图。

图5A-5C是根据本公开内容的实施例的共同示出用于将不同的载体衬底接合到具有不同衬底设计的集成电路的示例工艺的截面图。

图6示出了根据本公开内容的一些实施例的包含一个或多个半导体管芯的芯片封装的截面图。

图7是根据本公开内容的实施例的包括具有集成结的载体衬底的集成电路的制造工艺的流程图。

图8示出了根据本公开内容的实施例的包括如本文中不同地描述的一个或多个集成电路的计算系统。

尽管将参考说明性实施例来进行以下详细描述，但鉴于本公开内容，其许多替代、修改和变化将是显而易见的。如将进一步理解的，附图不一定按比例绘制或旨在将本公开内容限制为所示的特定配置。例如，虽然一些图通常指示完美的直线、直角和平滑表面，但是假定所使用的处理设备和技术的真实世界限制的情况下，集成电路结构的实际实施方式可能具有不太完美的直线、直角，并且一些特征可能具有表面拓扑或者以其他方式是不平滑的。

具体实施方式