[发明专利]使用具有结特征的载体衬底保护集成电路系统免受等离子体感应的静电放电的技术

权利要求书

1.一种集成电路，包括：

多个半导体器件；

互连区域，在所述多个半导体器件上方，所述互连区域包括多个堆叠互连层；

一个或多个金属特征，在所述多个堆叠互连层中的任何堆叠互连层中；

一个或多个导电过孔，穿过所述互连区域的一个或多个层，并且耦接到所述一个或多个金属特征中的任何金属特征；以及

载体衬底，具有半导体材料，所述半导体材料具有一个或多个掺杂结、以及在所述一个或多个掺杂结中的对应掺杂结上的一个或多个导电焊盘，其中，所述载体衬底接合到所述互连区域，使得所述一个或多个导电焊盘与所述一个或多个导电过孔中的对应导电过孔接触。

2.根据权利要求1所述的集成电路，还包括在所述多个半导体器件下面的背侧区域，其中，所述背侧区域包括一个或多个附加金属特征。

3.根据权利要求2所述的集成电路，其中，所述一个或多个附加金属特征包括掩埋或背侧电源轨(BPR)结构。

4.根据权利要求2所述的集成电路，还包括在所述背侧区域中的金属特征与所述互连区域中的金属特征之间延伸的一个或多个导电结构。

5.根据权利要求2所述的集成电路，其中，所述背侧区域包括一个或多个输入/输出(I/O)结构。

6.根据权利要求2所述的集成电路，其中，所述多个半导体器件在衬底上，其中，所述衬底包括具有一个或多个掺杂结的半导体材料，并且所述衬底在所述多个半导体器件与所述背侧区域之间。

7.根据权利要求6所述的集成电路，还包括一个或多个导电过孔，所述一个或多个导电过孔延伸穿过所述衬底的在所述背侧区域中的金属特征与所述衬底中的掩埋导电层之间的部分。

8.根据权利要求1至7中任一项所述的集成电路，其中，所述一个或多个掺杂结中的至少一个掺杂结包括第一掺杂剂类型的第一掺杂阱、以及与所述第一掺杂剂类型相反的第二掺杂剂类型的第二掺杂阱，所述第二掺杂阱在所述第一掺杂阱内。

9.根据权利要求1至7中任一项所述的集成电路，其中，所述多个堆叠互连层上的所有的所述金属特征各自电耦接到所述一个或多个导电过孔中的至少一个导电过孔。

10.一种印刷电路板，包括根据权利要求1至7中任一项所述的集成电路。

11.一种电子设备，包括：

芯片封装，包括一个或多个管芯，所述一个或多个管芯中的至少一个管芯包括：

多个半导体器件；

互连区域，在所述多个半导体器件上方，所述互连区域包括多个堆叠互连层；

一个或多个金属特征，在所述多个堆叠互连层中的任何堆叠互连层中；

一个或多个导电过孔，穿过所述互连区域的一个或多个层，并且耦接到所述一个或多个金属特征中的任何金属特征；以及

载体衬底，具有半导体材料，所述半导体材料具有一个或多个掺杂结、以及在所述一个或多个掺杂结中的对应掺杂结上的一个或多个导电焊盘，其中，所述载体衬底接合到所述互连区域，使得所述一个或多个导电焊盘与所述一个或多个导电过孔中的对应导电过孔接触。

12.根据权利要求11所述的电子设备，其中，所述一个或多个管芯中的所述至少一个管芯还包括在所述多个半导体器件下面的背侧区域，其中，所述背侧区域包括一个或多个附加金属特征，并且其中，所述一个或多个附加金属特征包括掩埋或背侧电源轨(BPR)结构。

13.根据权利要求12所述的电子设备，其中，所述一个或多个管芯中的所述至少一个管芯还包括在所述背侧区域中的金属特征与所述互连区域中的金属特征之间延伸的一个或多个导电结构。

14.根据权利要求12所述的电子设备，其中，所述背侧区域包括一个或多个芯片输入/输出(I/O)结构。