[发明专利]一种频率源实现快跳频率的方法在审
| 申请号： | 202210142414.2 | 申请日： | 2022-02-16 |
| 公开（公告）号： | CN114567321A | 公开（公告）日： | 2022-05-31 |
| 发明（设计）人： | 邓辉 | 申请（专利权）人： | 成都众志天成科技有限公司 |
| 主分类号： | H03L7/22 | 分类号： | H03L7/22;G01S7/02 |
| 代理公司： | 成都九鼎天元知识产权代理有限公司 51214 | 代理人： | 孙元伟 |
| 地址： | 611730 四川*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明提供一种频率源实现快跳频率的方法，以提高频率跳变的速度，达到跳频输出一秒十万跳目的。发明中频率源包括晶体振荡器，锁相环A、B、C、D，射频开关和控制单元，控制单元包括FPGA和主控芯片，射频开关为四选一射频开关，主控芯片发送控制码以及Trigger信号到FPGA，FPGA用于解析、执行控制码和Trigger信号以控制频率源中对应的器件，实现对频率源快跳频率的输出控制；本发明中4个锁相环共用一个参考时钟，保证快跳频率的同时钟输出，并在控制码串行式的传送机制的基础上，与射频开关循环式的Trigger触发机制相配合，达到频率源无缝接力式的快跳频率输出的目的，最终完成一秒十万跳的快跳频率输出。 | ||
| 搜索关键词： | 一种 频率 实现 方法 | ||
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- 一种频率合成器，包含多个频率锁定电路、选择电路以及控制电路。频率锁定电路用以分别依据多个参考时钟讯号来锁定多个时钟讯号并输出所述时钟讯号。选择电路，用以自所述时钟讯号中选择一特定时钟讯号作为一输出时钟讯号，其中所述频率锁定电路中的一特定频率锁定电路锁定该特定时钟讯号。控制电路控制所述频率锁定电路，其中当该选择电路选择特定时钟讯号来作为输出时钟讯号的期间，控制电路会控制特定频率锁定电路以外的其它频率锁定电路中至少一频率锁定电路来同时依据另一参考时钟讯号以锁定另一时钟讯号。
- 双锁相环频率合成器-200820013590.1
- 关丽丽;田卫华;尚玉洪;李夜明;孟岩;丛金涛 - 鞍山吉兆电子有限公司
- 2008-06-20 - 2009-04-29 - H03L7/22
- 本实用新型涉及一种双锁相环频率合成器，包括锁相环(PLL1)、锁相环(PLL2)，放大器(AMP)，参考源(Fr)及参考源选择开关(K1)，参考源(Fr)输出通过选择开关(K1)与锁相环(PLL1)和锁相环(PLL2)连接，锁相环(PLL1)输出连接放大器(AMP)。与单PLL频率合成器比较，在环路“阶数”相同的情况下，采用相同参考信号源、相同的PD及VCO，双锁相环频率合成器输出信号的相位噪声降低5～10dBc。
- PLL电路及其干扰防止方法及搭载了此电路的光盘装置-200710101044.3
- 石井秋野 - 恩益禧电子股份有限公司
- 2007-04-26 - 2007-10-31 - H03L7/22
- 一种PLL电路，可抑制PLL电路间的相互干扰。检测器(30)检测扫过输入信号的频率的PLL电路(20)的输出信号频率和给定的频率的差是不是第1阈值以下。分频比设定电路(40)进行控制，使得在此差是第1阈值以下的场合变更PLL电路(10)的输出信号频率。给定的频率是指基于PLL电路(10)的输出信号频率而预先设定的固定的频率。PLL电路(10)具备确定PLL电路(10)的输出信号频率的分频器(11、16、17)，设计成可通过分频比设定电路(40)的控制来变更分频器的分频比。通过分频比设定电路(40)的控制来决定分频器的分频比，使得变更了的输出信号频率和变更之前的输出信号频率的差成为第2阈值以下。
- 同步跟踪装置和同步跟踪方法-200580006744.3
- 板原弘 - 松下电器产业株式会社
- 2005-07-29 - 2007-03-07 - H03L7/22
- 一种同步跟踪装置包括用于输出第一时钟信号的PLL部分和控制回路部分。控制回路部分包括输出参考频率信号的参考频率信号产生部分；基于由参考频率信号产生部分产生的参考频率信号产生与第一时钟信号具有同频率的第二时钟信号的时钟信号产生部分；和基于第一时钟信号与预定时间之后发生的第二时钟信号之间的频差产生改变所述第二时钟信号的频率的频率控制信号并将该频率控制信号输出给时钟信号产生部分的频率控制信号产生部分。
- 专利分类
