[发明专利]一种频率源实现快跳频率的方法

说明书

本发明提供一种频率源实现快跳频率的方法，以提高频率跳变的速度，达到跳频输出一秒十万跳目的。发明中频率源包括晶体振荡器，锁相环A、B、C、D，射频开关和控制单元，控制单元包括FPGA和主控芯片，射频开关为四选一射频开关，主控芯片发送控制码以及Trigger信号到FPGA，FPGA用于解析、执行控制码和Trigger信号以控制频率源中对应的器件，实现对频率源快跳频率的输出控制；本发明中4个锁相环共用一个参考时钟，保证快跳频率的同时钟输出，并在控制码串行式的传送机制的基础上，与射频开关循环式的Trigger触发机制相配合，达到频率源无缝接力式的快跳频率输出的目的，最终完成一秒十万跳的快跳频率输出。

技术领域

本发明涉及雷达通信技术领域，尤其涉及一种利用频率源实现快跳频率的方法。

背景技术

现有的雷达系统中，电磁对抗日趋强烈，对雷达系统的干扰与反干扰能力、捕获与反捕获能力提出了更高的要求，要求雷达信号必须能十分快速地在不同频点进行跳跃，避免我方信号被捕获、被干扰。而雷达系统中的频率源模块是信号频率快跳输出的关键，其指标的好坏直接影响到系统的整体性能，与此同时，雷达系统还需要兼顾可靠性、相位噪声、杂散抑制等指标以提升通信质量。所以业界希望在雷达系统中能够稳定且高质量的实现一秒十万跳或以上的快跳频率输出。

现有的频率源的实现方式有多种，包括锁相环（PLL）式频率源，直接数字频率合成（DDS）式频率源，DDS内插PLL频率源，DDS激励PLL频率源等。PLL的频率固有锁定时间较长，即使使用预置VCO（压控振荡器）技术来缩短锁定时间后，也还是无法达到一秒十万跳的快跳要求。DDS虽然信号建立时间短，但是受限于其工作原理，不能输出较为高频的信号，而且由于DDS内部的DAC（数模转换器）的非线性特征，导致输出杂散也非常多，影响信号质量。而DDS激励PLL，或者DDS内插PLL，频率合成方式结构复杂、体积大，同样无法降低锁相环频率跳变的时间，也就无法提高频率跳变的速度。

发明内容

本发明的目的是提供一种频率源实现快跳频率的方法，以提高频率跳变的速度，达到跳频输出一秒十万跳目的。本发明采用以下技术方案实现上述目的。

所述频率源包括晶体振荡器、锁相环A、锁相环B、锁相环C、锁相环D、射频开关和控制单元，所述控制单元包括FPGA和主控芯片，所述射频开关为四选一射频开关，所述晶体振荡器输出1路时钟信号，然后1分为4，分别接入锁相环A、B、C、D，为每个锁相环提供参考时钟；所述主控芯片发送控制码以及Trigger（触发）信号到所述FPGA，所述FPGA用于解析、执行控制码和Trigger信号以控制频率源中对应的器件，实现对频率源快跳频率的输出控制，具体实现方法如下：

S1：启动频率源，所述主控芯片设置射频开关首次触发时限t₀，所述主控芯片发送第一组控制码到所述FPGA，所述第一组控制码包括3对数据，每对数据包括一个锁相环ID值和频率值，所述FPGA解析第一组控制码，当所述FPGA解析出锁相环ID值为ID_0，对应控制锁相环A，将频率值F_A写入锁相环A，当所述FPGA解析出锁相环ID值为ID_1，对应控制锁相环B，将频率值F_B写入锁相环B，当所述FPGA解析出锁相环ID值为ID_2，对应控制锁相环C，将频率值F_C写入锁相环C；

S2：t₀时后，所述主控芯片发出首次Trigger信号以及第二组控制码到FPGA，所述FPGA解析首次Trigger信号，控制触发所述射频开关选择锁相环A通路，输出频率F_A，同时，所述FPGA解析第二组控制码，第二组控制码为1对数据，包括1个锁相环ID值和频率值，解析出锁相环ID值为ID_3，对应控制锁相环D，将频率值F_D写入锁相环D；