专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]一种双环路亚采样锁相环结构-CN202310825943.7在审
  • 刘伟峰;高少航;张泽鋆 - 西安电子科技大学
  • 2023-07-06 - 2023-10-24 - H03L7/07
  • 本发明公开了一种双环路亚采样锁相环结构,其特征在于,包括:亚采样鉴相器SSPD、脉冲发生器PG、比例路径模块P‑Path、积分路径模块I‑Path、压控振荡器VCO、缓冲器BUFFER、鉴频鉴相器PFD、电荷泵CP和分频器Div;其中,本发明采用了比例路径模块P‑Path使得压控振荡器VCO的非线性敏感度显著降低,也使得电荷泵CP所需要的线性电压范围更小;还采用了积分路径模块I‑Path减小了电荷泄露效应对锁相环的影响,并且可以产生宽的控制电压调谐范围来覆盖期望的频率锁定范围,提高了锁相环的稳定性。比例路径可以快速响应外部扰动和变化,积分路径可以消除持续的干扰,从而实现更稳定的锁定状态。
  • 一种环路采样锁相环结构
  • [发明专利]一种时钟调频系统、方法、设备及存储介质-CN202310950181.3在审
  • 赵前程;赵鑫鑫;姜凯;李锐 - 山东浪潮科学研究院有限公司
  • 2023-07-31 - 2023-10-20 - H03L7/07
  • 本申请公开了一种时钟调频系统、方法、设备及存储介质,涉及调频技术领域,包括:用于提供时钟源的电源管理单元和有源晶振;与电源管理单元和有源晶振相连的第一多路选择器和第二多路选择器,用于进行时钟选择;与第一多路选择器相连的第一锁相环,用于为外部设备提供频率固定的工作时钟;与第二多路选择器相连的第二锁相环,用于对第二多路选择器选择的时钟进行处理以输出频率可变的时钟;与第一锁相环和第二锁相环相连的第三多路选择器,用于对第一锁相环和第二锁相环输出的时钟进行选择,以为系统总线接口提供可调频的工作时钟。本申请能够对不同场景下的系统总线的时钟频率进行调节,保障芯片的正常工作,并降低外围电路的EMI的影响。
  • 一种时钟调频系统方法设备存储介质
  • [发明专利]用于雷达芯片同步的设备和方法-CN201910741912.7有效
  • P·C·达托 - 亚德诺半导体国际无限责任公司
  • 2019-08-13 - 2023-10-20 - H03L7/07
  • 本公开涉及用于雷达芯片同步的设备和方法。在某些实施方式中,参考时钟信号被分配给两个或更多个半导体芯片,每个半导体芯片包括至少一个数据转换器。两个或更多个芯片包括产生数据转换器同步信号的主芯片,以及处理数据转换器同步信号以对准芯片上的数据转换操作的定时例如以获得高度数字采样的定时相干性的的至少一个从芯片。在某些实施方式中,芯片对应于雷达系统的雷达芯片,而数据转换器同步信号对应于模数转换器(ADC)同步信号。芯片对应于雷达系统的雷达芯片,而数据转换器同步信号对应于模数转换器(ADC)同步信号。另外,主雷达芯片产生斜坡同步信号,以同步雷达芯片的传输顺序和/或提供ADC时钟信号的相位对准。
  • 用于雷达芯片同步设备方法
  • [发明专利]双环路的高速延迟锁定环电路-CN202311107407.X在审
  • 陈俊坤 - 高澈科技(上海)有限公司;深圳高铂科技有限公司
  • 2023-08-31 - 2023-10-03 - H03L7/07
  • 本公开提供了一种双环路的高速延迟锁定环电路,该高速延迟锁定环电路包括延迟链模块、第一控制电路和第二控制电路;延迟链模块与第一控制电路电连接形成第一环电路;延迟链模块与第二控制电路电连接形成第二环电路;第一控制电路用于生成第一目标控制信号;第二控制电路用于生成第二目标控制信号;延迟链模块用于基于第一目标控制信号对第一输入时钟信号的上升沿进行调节,基于第二目标控制信号对第一输入时钟信号的下降沿进行调节,以得到平衡占空比后的目标输出时钟信号。本公开通过设置两个环路对第一输入时钟信号的上升沿和下降沿进行独立调节,以得到平衡占空比后的目标输出时钟信号,不需要额外增加占空比误差校准电路,减少了电路开销。
  • 环路高速延迟锁定电路
  • [发明专利]W波段频综模块的频率变换方法、W波段频综模块和系统-CN202310197419.X在审
  • 魏强 - 广州辰创科技发展有限公司
  • 2023-03-01 - 2023-07-25 - H03L7/07
  • 本发明公开了一种W波段频综模块的频率变换方法、W波段频综模块和系统,本发明所述恒温晶振与所述锁相环PLL1、锁相环PLL2连接,所述锁相环PLL1依序通过所述DDS单元、第一射频信号生成单元、第二射频信号生成单元、第一混频器与所述8倍频器连接,所述锁相环PLL2与所述第一混频器连接;所述第一射频信号生成单元与所述第二射频信号生成单元的结构相同,所述第一射频信号生成单元包括二功分器、第二混频器和带通滤波器,所述二功分器的一输出端通过放大器与第二混频器的本振端口连接,所述二功分器的另一输出端与第二混频器的中频端口连接,混频器的输出端与带通滤波器连接。本发明能够减小DDS频率源产生的宽带杂散。
  • 波段模块频率变换方法系统
  • [发明专利]一种时钟信号的处理装置及方法-CN202310440102.4在审
  • 黎新龙 - 北京奕斯伟计算技术股份有限公司
  • 2023-04-21 - 2023-07-18 - H03L7/07
  • 本申请公开了一种时钟信号的处理装置及方法,涉及时钟信号技术领域,提供更优化的时钟时序调整方案。本申请的主要技术方案为:提供的时钟信号的处理装置包括:主设备、从设备和具备延迟时钟信号的指定端口;从而借助一个外部设备作为从设备而建立主/从设备之间的信号环回传输路径,并将指定端口设置在该路径中,从而在时钟信号传输经过指定端口的过程中,利用指定端口对时钟信号进行延迟处理以调整时钟时序,得到不同时钟时序的时钟信号,由此从而得到更多样的时钟时序。本申请应用于对时钟时序进行调整。
  • 一种时钟信号处理装置方法
  • [实用新型]一种低相噪快跳频率源-CN202320141980.1有效
  • 刘影;赵强;郭志昆;陈荩;田丽君;谷茜茜;程冉 - 中国电子科技集团公司第五十四研究所
  • 2023-02-07 - 2023-07-07 - H03L7/07
  • 本实用新型公开了一种低相噪快跳频率源,属于微波频率源技术领域,由四个单锁相环单元、一分四功分器及三个单刀双掷吸收式射频开关组成。单锁相环单元由模拟混频器、环路滤波器、压控振荡器、倍频器、直接数字频率合成器及带通滤波器组成,其中模拟混频器代替传统的鉴频鉴相器加电荷泵部分,直接数字频率合成器代替传统的Sigma‑Delta小数调制器,再结合整体链路“二合一”架构串联的单刀双掷吸收式射频开关,本实用新型同时具备较低的相位噪声和杂散水平、较快的跳频时间、精细的频率步进及高隔离度等特点。
  • 一种低相噪快跳频率
  • [发明专利]锁相环和射频通信装置-CN202310297651.0在审
  • 易律凡;李钰莹 - 深圳市汇顶科技股份有限公司
  • 2023-03-23 - 2023-06-30 - H03L7/07
  • 本申请提供一种锁相环和射频通信装置。锁相环包括:压控振荡器、以及第一环路和第二环路。压控振荡器根据电压控制信号产生第一时钟信号。第一环路和第二环路共同调节电压控制信号。第一环路的带宽小于第二环路的带宽,因此第二环路先于第一环路锁定。第二环路的分频比小于第一环路的分频比,因此第二环路中的参考杂散小,减小了噪声。第二环路在第一环路注入抖动小的同频源,降低了第一时钟信号的噪声。第一环路的高频噪声抑制性能好,是锁相环稳定后的主环路。射频通信装置中的本振时钟根据第一时钟信号产生。射频通信装置具有更低的功耗。
  • 锁相环射频通信装置
  • [发明专利]一种超宽带小型化便携式信号源-CN202211687917.4在审
  • 张文权;王少奇;王飞龙;鲁纯 - 成都爱科特科技发展有限公司
  • 2022-12-27 - 2023-06-23 - H03L7/07
  • 本发明涉及微波毫米波电路技术领域,具体涉及一种超宽带小型化便携式信号源;包括信号模组、电源管理模组、控制模和数传电路,控制模组分别与电源管理模组、数传电路和信号模组电性连接;数传电路用于实现无线透明传输、点对点通信;时钟参考锁相电路用于与外参考10MHz信号同源;低频锁相环电路用于实现频率合成输出12.5MHz~3GHz信号,并为高频锁相环电路提供参考信号;高频锁相环电路用于实现频率合成输出10GHz~20GHz信号;分频倍频电路用于实现频率输出12.5MHz~40GHz信号;脉冲调制电路和数控衰减电路用于实现脉冲调制功能;数控衰减电路用于实现输出增益控制,通过上述结构,获得满足野外作业、车载移动平台、无人机移动平台等特殊场景对信号源的使用的效果。
  • 一种宽带小型化便携式信号源
  • [发明专利]一种低相噪快跳频率源-CN202310074268.9在审
  • 刘影;赵强;郭志昆;陈荩;田丽君;谷茜茜;程冉 - 中国电子科技集团公司第五十四研究所
  • 2023-02-07 - 2023-06-06 - H03L7/07
  • 本发明公开了一种低相噪快跳频率源,属于微波频率源技术领域,由四个单锁相环单元、一分四功分器及三个单刀双掷吸收式射频开关组成。单锁相环单元由模拟混频器、环路滤波器、压控振荡器、倍频器、直接数字频率合成器及带通滤波器组成,其中模拟混频器代替传统的鉴频鉴相器加电荷泵部分,直接数字频率合成器代替传统的Sigma‑Delta小数调制器,再结合整体链路“二合一”架构串联的单刀双掷吸收式射频开关,本发明同时具备较低的相位噪声和杂散水平、较快的跳频时间、精细的频率步进及高隔离度等特点。
  • 一种低相噪快跳频率
  • [发明专利]一种多PLL并联输出时钟同步系统及其工作方法-CN202010318324.5有效
  • 乔家庆;王振宇;刘冰;王华辰;陈帅 - 哈尔滨工业大学
  • 2020-04-21 - 2023-05-09 - H03L7/07
  • 本发明提供一种用于多PLL并联输出时钟同步系统及其工作方法。步骤1:电路完成锁相达到稳定状态后,所有VCO时钟信号FV1~FVN的工作频率相同;步骤2:对所有PPL内部的分频器进行配置,使得每个PLL的第一通道的输出时钟频率与输入时钟Fi的频率相同,并从多路选择器中为每个PLL选择第一通道的输出时钟作为反馈时钟进行锁相;步骤3:等待所有PLL完成锁相达到稳定状态时,将每个PLL内部的输出分频器1配置为不受SYNC影响;步骤4:在SYNC的输入路径上,加入一个采样器电路;步骤5:SYNC发出有效脉冲,经过PLL的同步后,实现边沿同步。本发明实现经过外部SYNC作用后,所有输出时钟在同一时刻由无效电平变为有效电平。
  • 一种pll并联输出时钟同步系统及其工作方法

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