[发明专利]集成组件和形成集成组件的方法在审

专利信息
申请号: 202110994856.5 申请日: 2021-08-27
公开(公告)号: CN114121985A 公开(公告)日: 2022-03-01
发明(设计)人: A·查杜鲁;I·V·恰雷 申请(专利权)人: 美光科技公司
主分类号: H01L27/11548 分类号: H01L27/11548;H01L27/11556;H01L27/11575;H01L27/11582;H01L27/11524;H01L27/1157
代理公司: 北京律盟知识产权代理有限责任公司 11287 代理人: 王龙
地址: 美国爱*** 国省代码: 暂无信息
权利要求书: 查看更多 说明书: 查看更多
摘要: 本申请涉及集成组件和形成集成组件的方法。一些实施例包含一种形成集成组件的方法。在导电结构上方形成横向交替的第一牺牲材料和第二牺牲材料,且接着在所述牺牲材料上方形成竖直交替的第一层级和第二层级的堆叠。所述第一层级包含第一材料且所述第二层级包含绝缘第二材料。使沟道材料开口形成为延伸穿过所述堆叠且穿过条带中的至少一些。在所述沟道材料开口内形成沟道材料柱。使狭缝形成为延伸穿过所述堆叠且穿过所述牺牲材料。用第一导电材料替换所述第一牺牲材料,且接着用第二导电材料替换所述第二牺牲材料。用第三导电材料替换所述堆叠的所述第一材料中的至少一些。一些实施例包含集成组件。
搜索关键词: 集成 组件 形成 方法
【主权项】:
暂无信息
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于美光科技公司,未经美光科技公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/202110994856.5/,转载请声明来源钻瓜专利网。

同类专利
  • 含阶梯结构的微电子装置及其存储装置、电子系统及方法-202210677049.5
  • 罗双强;I·V·恰雷 - 美光科技公司
  • 2022-06-15 - 2022-12-16 - H01L27/11548
  • 本申请涉及含阶梯结构的微电子装置及其存储装置、电子系统及方法。一种微电子装置包括:堆叠结构,其包括布置成层的导电结构和绝缘结构的竖直交替序列;阶梯结构,其在所述堆叠结构内且具有包括所述层的横向边缘的梯级;柱结构,其延伸穿过所述堆叠结构和所述阶梯结构且与竖直下伏于所述堆叠结构的源极层接触;以及导电接触结构,其与所述阶梯结构的所述梯级接触,所述导电接触结构个别地包括第一部分和竖直上覆于所述第一部分的第二部分,所述第二部分在所述柱结构竖直上方且其横向尺寸大于所述第一部分的横向尺寸。还描述了相关微电子装置、存储装置和电子系统。
  • 半导体装置-202210664538.7
  • 金佐燮;甄东敏;金伸泳;朴海英;曹永善;许昌铉 - 三星电子株式会社
  • 2022-06-13 - 2022-12-13 - H01L27/11548
  • 一种半导体装置包括:存储器单元区域,其定位在基板上并且包括真实存储器单元区域和伪存储器单元区域;以及连接区域,其在存储器单元区域中在平行于基板的表面的第一方向上延伸。伪存储器单元区域包括彼此间隔开的多个伪垂直沟道结构。所述多个伪垂直沟道结构中的每一个包括在穿透堆叠结构的同时与基板接触的垂直沟道图案,堆叠结构包括在垂直于基板的表面的第三方向上重复堆叠的多个绝缘层和多个栅电极。保护图案被设置为围绕所述多个伪垂直沟道结构中的至少一个的垂直沟道图案。
  • 提高叠层电容区浮栅厚度的方法-202211044941.6
  • 黄铭祺;贾红丹;王虎;顾林;杜怡行 - 华虹半导体(无锡)有限公司
  • 2022-08-29 - 2022-11-11 - H01L27/11548
  • 本发明提供一种提高叠层电容区浮栅厚度的方法,所述方法包括:提供一半导体结构,所述半导体结构包括元胞区及外围区,所述元胞区及所述外围区均具有浅沟槽隔离结构,且所述外围区相邻浅沟槽隔离结构之间的区域为叠层电容区;于所述半导体结构的表面形成多晶硅层;于所述多晶硅层表面形成氧化硅薄膜;去除形成于所述元胞区的所述氧化硅薄膜;通过化学机械抛光工艺进行抛光以将所述元胞区及所述外围区的多晶硅层平坦化。通过本发明解决以现有化学机械抛光方法导致元胞区及外围区存在缺陷的问题。
  • 半导体器件和包括其的电子系统-202210187003.5
  • 全祐用;崔茂林 - 三星电子株式会社
  • 2022-02-28 - 2022-10-28 - H01L27/11548
  • 公开了一种半导体器件和包括其的电子系统。所述半导体器件可以包括:外围电路结构,所述外围电路结构包括位于半导体衬底上的外围电路和电连接到所述外围电路的第一接合焊盘;以及单元阵列结构,所述单元阵列结构包括存储单元阵列和第二接合焊盘,所述存储单元阵列包括三维地布置在半导体层上的存储单元,所述第二接合焊盘电连接到所述存储单元阵列并耦接到所述第一接合焊盘。所述单元阵列结构还可以包括:电阻器图案,所述电阻器图案位于与所述半导体层相同的水平高度。所述存储单元包括:堆叠件,所述堆叠件包括垂直地且交替地堆叠在所述半导体层上的绝缘层和电极;以及垂直结构,所述垂直结构穿透所述堆叠件。
  • 闪存制造方法-201910781805.7
  • 杨辉;陈宏;王卉;韩国庆;杜天伦 - 上海华虹宏力半导体制造有限公司
  • 2019-08-23 - 2022-10-25 - H01L27/11548
  • 本发明提供了一种闪存制造方法,包括:提供一衬底;在所述衬底上依次形成栅极氧化物层、浮栅层和掩膜层;在所述栅极氧化物层、所述浮栅层、所述掩膜层和所述衬底上形成浅沟槽隔离结构;光刻胶定义浅沟槽隔离结构的刻蚀区域和离子注入的区域;对浅沟槽隔离结构进行刻蚀;对衬底的离子注入区域进行离子注入。对浅沟槽隔离结构刻蚀之后再进行离子注入,可以减少离子注入时产生的颗粒对浅沟槽隔离结构刻蚀的影响,使得浅沟槽隔离结构刻蚀的尺寸能够达标,减少闪存的子线和位线短路的风险,最终提升产品的质量。
  • 三维半导体装置-202210016875.5
  • 吴星来;朴商佑;蔡东赫 - 爱思开海力士有限公司
  • 2022-01-07 - 2022-10-18 - H01L27/11548
  • 一种三维半导体装置可以包括:第一单元区、第二单元区以及设置在第一单元区和第二单元区之间的通孔插塞区;字线层叠体,其设置于第一单元区、通孔插塞区和第二单元区中,字线层叠体包括交替层叠的多条字线及多个层间绝缘层;以及多个通孔插塞,其通过垂直贯穿通孔插塞区中的字线层叠体而分别排它地连接至多条字线。从顶视图看,通孔插塞可以在行方向上具有Z字图案的布置。通孔插塞的直径可以在行方向上增加。
  • 存储器及其制作方法、存储器系统-202210793163.4
  • 陈赫;朱宏斌;刘威 - 长江存储科技有限责任公司
  • 2022-07-05 - 2022-10-11 - H01L27/11548
  • 本公开实施例公开了一种存储器及其制作方法、存储器系统。存储器具有第一区域和第二区域,存储器包括:第一半导体层,包括:沿第一方向并列设置的第一部分和第二部分;其中,第一部分位于第一区域,第二部分位于第二区域;沿第二方向,第一部分的长度小于第二部分的长度;每个存储单元包括第一晶体管;其中,第一晶体管位于第一区域中,第一晶体管的沟道沿第二方向延伸;外围电路,位于第二区域中,且耦合至存储单元阵列,包括:至少两个第二晶体管;至少一个隔离结构,沿第二方向贯穿第二部分,且位于相邻的两个第二晶体管之间,用于电隔离相邻的两个第二晶体管;其中,沿第二方向,隔离结构的长度大于第一晶体管的沟道的长度。
  • 半导体存储装置及其制造方法-202110632557.7
  • 铃木亮太;小宫谦;北本克征 - 铠侠股份有限公司
  • 2021-06-07 - 2022-09-30 - H01L27/11548
  • 实施方式提供提高了可靠性的半导体存储装置及其制造方法。根据实施方式,含有:第1配线层(104_6);设置于第1配线层之上的第1绝缘层(103_7);设置于第1绝缘层之上的第2配线层(104_7);设置于第2配线层之上的第2绝缘层(103_8);设置于第2绝缘层之上的第3配线层(104_8);以及第1柱(LMP),其穿过第1配线层、第1绝缘层、第2配线层、第2绝缘层及第3配线层,含有第1半导体层(114)。第1阶差大于(W1)大于第2阶差(W2)及第3阶差(W3),所述第1阶差是与第1柱相对的第1配线层的第1面和与第1柱相对的第1绝缘层的第2面之间的阶差,所述第2阶差是与第1柱相对的第2配线层的第3面和与第1柱相对的第2绝缘层的第4面之间的阶差,所述第3阶差是第4面和与第1柱相对的第3配线层的第5面之间的阶差。
  • 半导体存储装置-202110649704.1
  • 福田夏树;井口直 - 铠侠股份有限公司
  • 2021-06-10 - 2022-09-06 - H01L27/11548
  • 实施方式提供一种容易高集成化的半导体存储装置。实施方式的半导体存储装置具备:基板;在第1方向上排列并在第2方向上延伸的多个导电层;在第1方向上延伸并与多个导电层相对的半导体层;在第3方向上排列的n个接触电极区域。n是2的幂。接触电极区域具有在第2方向上排列的多个接触电极。多个导电层包括第1导电层和第2导电层,所述第2导电层是从第1导电层开始数的第n个导电层。多个接触电极包括与第1导电层连接的第1接触电极、与第2导电层连接的第2接触电极、以及设置在第1接触电极和第2接触电极之间的第3接触电极。第1接触电极、第2接触电极以及第3接触电极在第2方向或第3方向上排列。
  • 集成式组合件和形成集成式组合件的方法-202210085585.6
  • J·D·霍普金斯;A·N·斯卡伯勒;J·D·格林利 - 美光科技公司
  • 2022-01-25 - 2022-07-29 - H01L27/11548
  • 本申请涉及集成式组合件和形成集成式组合件的方法。一些实施例包含具有第一存储器区、从所述第一存储器区偏移的第二存储器区和在所述第一和第二存储器区之间的中间区的集成式组合件。沟道材料柱布置在所述第一和第二存储器区内。导电柱布置在所述中间区内。面板跨所述第一存储器区、所述中间区和所述第二存储器区延伸。所述面板在第一存储器块区和第二存储器块区之间。掺杂半导体材料在所述第一存储器区、所述第二存储器区和所述中间区内,且紧邻所述面板。所述掺杂半导体材料是所述第一和第二存储器区内的导电源极结构的至少部分。绝缘环环绕所述导电柱的下部区且在所述导电柱和所述掺杂半导体材料之间。一些实施例包含形成集成式组合件的方法。
  • 集成式组合件和形成集成式组合件的方法-202210094264.2
  • A·N·斯卡伯勒;J·D·格林利;J·D·霍普金斯 - 美光科技公司
  • 2022-01-26 - 2022-07-29 - H01L27/11548
  • 一些实施例包含集成式组合件和形成集成式组合件的方法。沟道材料柱布置在存储器区内,且导电柱布置在所述另一区内。源极结构耦合到所述沟道材料柱的下部区。面板跨所述存储器区和所述另一区延伸。掺杂半导体材料在所述存储器区和所述另一区内紧邻所述面板。所述掺杂半导体材料是所述存储器区内的所述源极结构的至少部分。衬里紧邻所述导电柱且横向环绕所述导电柱。所述衬里在所述导电柱和所述掺杂半导体材料之间。一些实施例包含形成集成式组合件的方法。
  • 制备三维存储器的方法-202110733075.0
  • 龙洋;胡淼龙;罗兴安;张高升 - 长江存储科技有限责任公司
  • 2021-06-28 - 2022-07-05 - H01L27/11548
  • 本申请公开了制备三维存储器的方法。该方法包括:在衬底上形成下部叠层结构并且在下部叠层结构的远离衬底的一侧上形成连接层;形成穿透下部叠层结构的第一沟道孔和穿透连接层的贯穿孔;利用扩孔插塞作为蚀刻阻挡结构扩大贯穿孔的至少部分的孔径,以形成第二沟道孔;以及利用气体对第二沟道孔的内侧表面的至少部分以及扩孔插塞的侧表面的至少部分中的至少之一进行表面处理改性。通过根据本申请的制备三维存储器的方法,能够在后续加工工艺中减少对下部叠层结构中的沟道孔的内侧壁的损伤。
  • 3D存储器件-202122164704.0
  • 吴继君 - 长江存储科技有限责任公司
  • 2021-09-08 - 2022-06-24 - H01L27/11548
  • 本申请公开了一种3D存储器件。该3D存储器件包括:衬底;位于衬底的第一表面的栅叠层结构,栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层;连接至衬底的第二表面的布线层,布线层经由至少一个第一导电结构与衬底电连接,第一表面和第二表面彼此相对,其中,衬底和栅叠层结构被分割形成多个片存储区,布线层包括多个电路结构,各个片存储区与各个电路结构一一对应并经由第一导电结构电连接。该3D存储器件有利于减少片存储区之间的间距,从而减小3D存储器件所占用的面积。
  • 包含自对准导电触点的存储器装置-202111560628.3
  • K·W·汤;H·N·贾殷;J·霍普金斯 - 美光科技公司
  • 2021-12-20 - 2022-06-21 - H01L27/11548
  • 本申请案涉及包含自对准导电触点的存储器装置。一些实施例包含设备及形成设备的方法。设备中的一者包含:导电材料层阶,其与电介质材料层阶交错;存储器单元串,其包含延伸穿过导电材料层阶及电介质材料层阶的相应支柱;电介质结构,其形成于狭缝中,狭缝延伸穿过所述导电材料层阶及所述电介质材料层阶,所述电介质结构将所述导电材料层阶及所述电介质材料层阶分离成第一部分及第二部分;第一导电结构,其定位于第一存储器单元串的相应支柱之上且耦合到所述相应支柱;第二导电结构,其定位于第二存储器单元串的相应支柱之上且耦合到所述相应支柱;及导电线,其接触所述电介质结构、所述第一导电结构中的导电结构及所述第二导电结构中的导电结构。
  • 用于半导体装置的非正交槽式通孔以及相关联系统和方法-202111519559.1
  • R·K·V·曼特钠;S·C·耶路瓦鲁 - 美光科技公司
  • 2021-12-13 - 2022-06-14 - H01L27/11548
  • 本文公开用于半导体装置的非正交槽式通孔以及相关联系统和方法。在一个实施例中,所述半导体装置的路由区包含布置成非正交阵列图案的槽式通孔集。另外,与所述槽式通孔集相关联的金属线的图案绘制为与所述槽式通孔对齐和/或重叠。因此,所述金属线可包含所述路由区内的Z字形图案。另外,所述槽式通孔的边缘可具有具水平线段和竖直线段集的阶梯图案,使得所述水平线段和竖直线段的组合可使所述槽式通孔沿非正交方向定向。
  • 存储装置和制造存储装置的方法-202110902059.X
  • 朴珠用;金灿镐;郭判硕;边大锡 - 三星电子株式会社
  • 2021-08-06 - 2022-05-27 - H01L27/11548
  • 一种存储装置包括:存储芯片,所述存储芯片包括连接到第一字线和第一位线的存储单元阵列、分别连接到所述第一字线的第一字线接合焊盘以及分别连接到所述第一位线的第一位线接合焊盘;以及外围电路芯片,其中,所述外围电路芯片包括连接到第二字线和第二位线的测试单元阵列、分别连接到所述第一字线接合焊盘的第二字线接合焊盘、分别连接到所述第一位线接合焊盘的第二位线接合焊盘以及外围电路,所述外围电路连接到所述第二字线接合焊盘和所述第二字线,或所述第二位线接合焊盘和所述第二位线。
  • 形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统-202111341532.8
  • S·古普塔 - 美光科技公司
  • 2021-11-12 - 2022-05-27 - H01L27/11548
  • 本申请涉及用于形成微电子装置的方法,以及相关的微电子装置、存储器装置和电子系统。微电子装置包括柱结构(包括半导体材料)、与所述柱结构的上部物理接触的接触结构,以及在所述接触结构上方并与所述接触结构物理接触的导电结构。所述导电结构的每一个包括具有第一水平宽度的下部、垂直覆盖所述下部并具有大于所述第一水平宽度的第二水平宽度的上部,以及垂直插入所述下部与所述上部之间并具有弧形水平边界的附加部,所述弧形水平边界界定从接近所述下部的所述第一水平宽度变化到接近所述上部的相对较大水平宽度的附加水平宽度。还描述了存储器装置、电子系统和形成微电子装置的方法。
  • 三维存储器及其制作方法-202110275389.0
  • 杨盛玮 - 长江存储科技有限责任公司
  • 2021-03-15 - 2022-05-10 - H01L27/11548
  • 本公开实施例公开了一种三维存储器及其制作方法,所述三维存储器包括:第一衬底,包括相对设置的第一表面和第二表面,所述第一表面用于承载存储阵列;第一介质层,覆盖所述第一衬底的第一表面;焊盘结构,贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层;其中,所述焊盘结构与所述三维存储器的控制电路电连接;至少两个隔离结构,贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层;其中,沿平行于所述第一衬底的第一方向,所述焊盘结构位于第一个所述隔离结构和第二个所述隔离结构之间。
  • 三维存储器器件及其制造方法-202110313890.1
  • 杨盛玮 - 长江存储科技有限责任公司
  • 2021-03-24 - 2022-05-10 - H01L27/11548
  • 本发明提供了一种三维存储器器件及其制造方法。其中,三维存储器器件包括:存储阵列层;外围器件层;设置在所述外围器件层与所述存储阵列层之间的缓冲层;所述缓冲层能够使得所述存储阵列层中存在的第一元素的量大于第一阈值,且所述外围器件层中存在的所述第一元素的量小于第二阈值;所述第一阈值大于所述第二阈值。
  • 半导体器件及其制造方法以及包括半导体器件的电子系统-202110940284.2
  • 金江旻;朴庆晋;李璱智;李惠珍 - 三星电子株式会社
  • 2021-08-16 - 2022-05-06 - H01L27/11548
  • 公开了一种半导体器件及其制造方法以及包括半导体器件的电子系统。该半导体器件可以包括:栅极堆叠,所述栅极堆叠在衬底上,在第一方向上彼此间隔开,并且包括交替地堆叠的电极和单元绝缘层;分离结构,在栅极堆叠之间并且在与第一方向交叉的第二方向上延伸;竖直结构,穿透栅极堆叠并且在竖直结构的上部上具有导电焊盘;支撑结构,在栅极堆叠上;位线,在支撑结构上;以及接触插塞,穿透支撑结构并且将位线电连接到竖直结构。支撑结构在分离结构上的部分的底表面可以低于导电焊盘的顶表面。
  • 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法-202111281656.1
  • J·D·霍普金斯;N·M·洛梅利 - 美光科技公司
  • 2021-11-01 - 2022-05-06 - H01L27/11548
  • 本申请案的实施例涉及存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。一种存储器阵列包括具有上部导体材料的导体层面,所述上部导体材料处于下部导体材料正上方并且与之直接电耦合。所述上部导体材料和下部导体材料包括相对彼此不同的组成。横向间隔开的存储器块各自包括竖直堆叠,所述竖直堆叠包括交替的绝缘层面和导电层面。存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面并且穿过所述上部导体材料到达所述下部导体材料中。所述沟道材料串的所述沟道材料直接电耦合到所述导体层面的所述上部导体材料和下部导体材料。居间材料横向处于横向紧邻的所述存储器块之间并且纵向沿着横向紧邻的所述存储器块。公开包含方法的其它实施例。
  • 三维存储器器件及其制造方法-202111465280.X
  • 张鹏飞;陈明;蔡正義;詹冬武 - 长江存储科技有限责任公司
  • 2020-09-22 - 2022-05-06 - H01L27/11548
  • 本发明提供了一种三维存储器器件及其制造方法。其中,三维存储器器件包括:设置在第一衬底上的存储器件;设置在第二衬底上外围器件;一个或多个互连层,形成在所述存储器件以及所述外围器件之间;位于所述存储器件外围的隔离环;设置在所述第一衬底上,且位于所述存储器件中的外围接触孔;所述外围接触孔中的填充材料通过所述互连层与位于所述外围器件中的外围电路接触孔中的填充材料导电连接;设置在所述第一衬底上,且位于所述隔离环与所述外围接触孔之间的虚设外围接触孔。
  • 三维存储器件中的阶梯形成-202111451410.4
  • 周玉婷 - 长江存储科技有限责任公司
  • 2019-01-31 - 2022-03-04 - H01L27/11548
  • 一种用于形成3D存储器的阶梯结构的方法,包括:形成交替层堆叠体,所述交替层堆叠体包括设置在衬底上方的多个电介质层对;在所述交替层堆叠体上方形成第一掩模堆叠体;使用光刻工艺图案化第一掩模堆叠体以限定阶梯区域,所述阶梯区域包括在所述交替层堆叠体上方的N个子阶梯区域,其中N大于1;在所述阶梯区域上方形成第一阶梯结构,所述第一阶梯结构在每个阶梯区域处具有M个台阶,其中M大于1;并且在所述第一阶梯结构上形成第二阶梯结构,所述第二阶梯结构在阶梯区域处具有2*N*M个台阶。
  • 三维存储器及其制备方法、电子设备-202111409185.8
  • 杨永刚 - 长江存储科技有限责任公司
  • 2021-11-23 - 2022-03-01 - H01L27/11548
  • 本申请提供的三维存储器,电连接层设于衬底的一侧,第一子台阶结构和第二子台阶结构分别设于电连接层的两侧的同时,第一子台阶结构与第二子台阶结构靠近电连接层一侧的尺寸大于背离电连接层一侧的尺寸,极大减小了三维存储器的尺寸;由于第一沟道结构和第二沟道结构通过电连接层进行导通,不需要将第二沟道结构和第一沟道结构进行对准,避免了因对准和覆盖所带来的电路短路、质量隐患及产量损失等问题,同时还减少了对准的制备步骤,降低了三维存储器的制备难度,提升三维存储器的质量和产量,进而提供了三维存储器的制备方法、电子设备。
  • 集成组件和形成集成组件的方法-202110994856.5
  • A·查杜鲁;I·V·恰雷 - 美光科技公司
  • 2021-08-27 - 2022-03-01 - H01L27/11548
  • 本申请涉及集成组件和形成集成组件的方法。一些实施例包含一种形成集成组件的方法。在导电结构上方形成横向交替的第一牺牲材料和第二牺牲材料,且接着在所述牺牲材料上方形成竖直交替的第一层级和第二层级的堆叠。所述第一层级包含第一材料且所述第二层级包含绝缘第二材料。使沟道材料开口形成为延伸穿过所述堆叠且穿过条带中的至少一些。在所述沟道材料开口内形成沟道材料柱。使狭缝形成为延伸穿过所述堆叠且穿过所述牺牲材料。用第一导电材料替换所述第一牺牲材料,且接着用第二导电材料替换所述第二牺牲材料。用第三导电材料替换所述堆叠的所述第一材料中的至少一些。一些实施例包含集成组件。
  • 包含阶梯结构的微电子装置以及相关电子系统及方法-202110971986.7
  • H·N·贾殷 - 美光科技公司
  • 2021-08-24 - 2022-03-01 - H01L27/11548
  • 本申请案涉及包含阶梯结构的微电子装置及相关电子系统及方法。一种微电子装置包括:第一层面结构,其包括布置成层级的交替的导电结构及绝缘结构,所述层级中的每一者个别地包括所述导电结构中的一者及所述绝缘结构中的一者;第二层面结构,其竖直地上覆于所述第一层面结构且包括所述导电结构及所述绝缘结构的额外层级;阶梯结构,其在所述第一层面结构内且具有包括所述层级的边缘的梯级;电介质材料,其覆盖所述阶梯结构的所述梯级且延伸穿过所述第一层面结构;及衬层材料,其插置于所述阶梯结构的所述梯级之间且终止于所述第一层面结构与所述第二层面结构之间的层面间区域处。还描述相关微电子装置、电子系统及方法。
  • 半导体结构及其制备方法、三维存储器及存储系统-202111264319.1
  • 陈阳;王迪;张中;周文犀;夏志良 - 长江存储科技有限责任公司
  • 2021-10-28 - 2022-02-08 - H01L27/11548
  • 本公开涉及半导体芯片技术领域,尤其涉及一种半导体结构及其制备方法、三维存储器及存储系统。可以减少后续填充材料填充不良所带来的器件结构性能恶化,甚至失效等问题。一种半导体结构,包括:叠层结构和绝缘部,叠层结构包括沿第一方向交替叠置的多个绝缘层和多个栅导电层;叠层结构具有第一核心区和台阶区;在台阶区,叠层结构划分成沿第三方向依次排列的墙体和台阶结构,墙体的上表面上设置有沿第三方向贯穿墙体的凹槽,台阶结构包括沿第二方向排列的第一台阶集群和第二台阶集群,第二台阶集群相比于第一台阶集群远离所述第一核心区,第一台阶集群和第二台阶集群均与墙体的侧壁接触,且第二台阶集群位于凹槽的下方,绝缘部嵌入凹槽内。
  • 一种存储器件的制造方法-202111290409.8
  • 罗兴安;涂飞飞;王新胜 - 长江存储科技有限责任公司
  • 2021-11-02 - 2022-02-01 - H01L27/11548
  • 本申请提供一种存储器件的制造方法,在台阶结构和介质结构之间构成的凹槽内首先形成预设厚度的第一介质层,第一介质层中形成有填充缝隙,之后在凹槽内填充第二介质层,第二介质层位于所述填充缝隙内,以填充缝隙内的第二介质层为掩蔽,刻蚀部分厚度的第一介质层,扩大填充缝隙,最后去除第二介质层,在扩大后的填充缝隙内继续形成第一介质层,当凹槽底部的第一介质层的厚度之和大于或等于凹槽深度时,即当凹槽内没有填充缝隙形成时,结束上述步骤,能够实现在凹槽内填充介质材料时,降低产生填充空洞或缝隙的概率,提高存储器件的性能。
  • 三维存储结构-202111046537.8
  • 尹朋岸;胡思平 - 长江存储科技有限责任公司
  • 2021-09-06 - 2022-01-07 - H01L27/11548
  • 本申请提供了一种三维存储结构。该三维存储结构包括:衬底,包括第一功能区;第一导电结构,设置于所述衬底上并与所述第一功能区电连接,用于实现所述三维存储结构的使用功能;第一垂直互连通道,电连接地设置于所述第一导电结构上;第二垂直互连通道,与所述第一垂直互连通道在电化学反应中具有相同的电位。
专利分类
×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top