[发明专利]半导体装置有效
申请号: | 201910147232.2 | 申请日: | 2019-02-27 |
公开(公告)号: | CN110880513B | 公开(公告)日: | 2023-06-09 |
发明(设计)人: | 内田佳祐 | 申请(专利权)人: | 铠侠股份有限公司 |
主分类号: | H10B43/10 | 分类号: | H10B43/10;H10B43/35;H10B43/27 |
代理公司: | 北京律盟知识产权代理有限责任公司 11287 | 代理人: | 杨林勳 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | 半导体装置具备:第1绝缘膜壁,将同一椭圆柱区域在椭圆的最大直径方向分成两个区域;第1存储器膜,沿被第1绝缘膜壁分离的椭圆柱区域中的一个区域的侧壁面配置为筒状;第2存储器膜,沿被第1绝缘膜壁分离的椭圆柱区域中的另一个区域的侧壁面配置为筒状;第1配线群,设置着多层,在与椭圆柱区域的长度方向正交的方向延伸,连接于第1存储器膜;第2配线群,设置着多层,在与第1配线群平行且与椭圆柱区域的长度方向正交的方向延伸,连接于第2存储器膜;第1通道膜,配置为沿着第1存储器膜的内侧壁面的柱状;第2通道膜,配置为沿着第2存储器膜的内侧壁面的柱状;第2绝缘膜壁,将多层第1配线群与多层第2配线群之间分离。 | ||
搜索关键词: | 半导体 装置 | ||
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- 2022-10-18 - 2023-05-30 - H10B43/10
- 本申请公开了一种存储单元、存储器和电子设备,属于半导体技术领域。该存储单元包括沿第一方向排列的第一晶体管和第二晶体管;第一晶体管包括沿第一方向排列的第一栅极、第一半导体层和第二栅极;第二晶体管包括第三栅极以及环绕第三栅极的第二半导体层,第二半导体层包括沟道以及通过沟道连接的第一电极和第二电极,第二电极与第二栅极连接。本申请提供的新型结构的2T0C设计方案,第二晶体管的栅极为垂直结构且与第一晶体管不堆叠,可以方便制作结构紧凑的2T0C存储单元以及存储阵列的3D堆叠。
- 存储器的阵列共源极及其形成方法-202010242405.1
- 范光龙;陈金星;刘丽君;陈广甸 - 长江存储科技有限责任公司
- 2020-03-31 - 2023-05-26 - H10B43/10
- 一种存储器的阵列共源极及其形成方法,所述形成方法本发明的存储器的阵列共源极的形成方法,由于栅极隔槽中形成的阵列共源极包括第一部分和位于第一部分两侧的第二部分,且所述第一部分的宽度大于第二部分的宽度,当后续在堆叠结构和阵列共源极上的介质层中形成与阵列共源极的第一部分连接的金属连接结构时,即使由于光刻工艺的偏差、套刻误差或者堆叠结构的变形等因素造成介质层中形成的开口的位置产生一些偏差时,开口中形成的金属连接结构只会与阵列共源极连接,金属连接结构不会与顶层控制栅(顶层选择栅)连接并且两者之间的绝缘层厚度不会变薄,因而防止金属连接结构(或者阵列共源极)与顶层控制栅(顶层选择栅)之间产生漏电。
- NOR型存储器件及其制造方法及包括存储器件的电子设备-202110252927.4
- 朱慧珑 - 中国科学院微电子研究所
- 2021-03-08 - 2023-05-12 - H10B43/10
- 公开了一种NOR型存储器件及其制造方法及包括该NOR型存储器件的电子设备。根据实施例,该NOR型存储器件可以包括:设置在衬底上的多个器件层,每个器件层包括第一源/漏层、第一沟道层和第二源/漏层的叠层;以及相对于衬底竖直延伸以穿过各个器件层中的叠层的栅堆叠,栅堆叠包括栅导体层和设置在栅导体层与叠层之间的存储功能层,在栅堆叠与叠层相相交之处限定存储单元。
- 集成组合件及形成集成组合件的方法-202180051705.4
- 福住嘉晃;P·泰萨里欧;D·H·韦尔斯;L·P·海内克;R·J·希尔;徐丽芳;I·V·恰雷;E·卡梅尔伦吉 - 美光科技公司
- 2021-08-05 - 2023-05-02 - H10B43/10
- 一些实施例包含一种集成组合件,其具有一对相邻存储器块区,且具有在所述相邻存储器块区之间的隔离件结构。所述存储器块区包含交替的导电层级及第一绝缘层级的第一堆叠。所述隔离件结构包含交替的第二及第三绝缘层级的第二堆叠。所述第二绝缘层级与所述导电层级大体上水平对准,且所述第三绝缘层级与所述第一绝缘层级大体上水平对准。一些实施例包含形成集成组合件的方法。
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