[发明专利]半导体装置以及半导体装置的制造方法有效
| 申请号： | 201710485853.2 | 申请日： | 2017-06-23 |
| 公开（公告）号： | CN107768422B | 公开（公告）日： | 2022-02-22 |
| 发明（设计）人： | 立道秀平;竹野入俊司 | 申请（专利权）人： | 富士电机株式会社 |
| 主分类号： | H01L29/06 | 分类号： | H01L29/06;H01L29/78;H01L21/265;H01L21/336 |
| 代理公司： | 北京铭硕知识产权代理有限公司 11286 | 代理人： | 金玉兰;王颖 |
| 地址： | 日本神奈*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明提供一种能够维持耐压并且提高雪崩耐量的半导体装置和半导体装置的制造方法。在超结半导体装置中，在并列pn层(5)的p型区域(4)导入有作为电子陷阱发挥功能的氩。并列pn层的内部的、被导入了氩的区域(氩导入区域)(14)与p型区域(4)和n型区域(3)之间的pn结分离而配置在p型区域。另外，氩导入区域(14)通过向为了形成并列pn层而层叠的多个外延生长层分别以离子方式注入氩而形成，并且以与该外延生长层的厚度对应的间隔x1在深度方向上彼此分离而配置多个。氩导入区域(14)通过在用于形成并列pn层的p型区域的离子注入之后，使用用于形成该p型区域的离子注入用掩模而以离子方式注入氩来形成。 | ||
| 搜索关键词： | 半导体 装置 以及 制造 方法 | ||
【主权项】：
一种半导体装置，其特征在于，在第1导电型半导体层的第1主面上具备并列pn层，该并列pn层沿与所述第1导电型半导体层的表面平行的方向交替地反复配置有第1导电型半导体区域和第2导电型半导体区域，所述半导体装置具备在所述第2导电型半导体区域导入第18族元素而成的第1区域。
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