[发明专利]半导体装置以及半导体装置的制造方法

说明书

本发明提供一种能够维持耐压并且提高雪崩耐量的半导体装置和半导体装置的制造方法。在超结半导体装置中，在并列pn层(5)的p型区域(4)导入有作为电子陷阱发挥功能的氩。并列pn层的内部的、被导入了氩的区域(氩导入区域)(14)与p型区域(4)和n型区域(3)之间的pn结分离而配置在p型区域。另外，氩导入区域(14)通过向为了形成并列pn层而层叠的多个外延生长层分别以离子方式注入氩而形成，并且以与该外延生长层的厚度对应的间隔x1在深度方向上彼此分离而配置多个。氩导入区域(14)通过在用于形成并列pn层的p型区域的离子注入之后，使用用于形成该p型区域的离子注入用掩模而以离子方式注入氩来形成。

技术领域

本发明涉及半导体装置以及半导体装置的制造方法。

背景技术

一直以来，公知有将漂移层形成为并列pn层的超结(SJ：Super Junction)半导体装置，该并列pn层通过使杂质浓度提高了的n型区域和p型区域沿与基板主面平行的方向(以下，称作横向)交替地反复配置而成。对于现有的超结半导体装置，以例如超结MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)为例进行说明。图40是表示现有的超结半导体装置的结构的截面图。

如图40所示，现有的超结半导体装置具备使n型区域103和p型区域104在横向交替地反复配置而成的并列pn层105。并列pn层105隔着n^-型缓冲层102设置在成为n⁺型漏极层的n⁺型半导体基板101的正面上。在并列pn层105的、相对于n⁺型半导体基板101侧的相反侧设有由p型基区106、n⁺型源区107、栅绝缘膜108和栅极109构成的通常的MOS栅结构。

为了在该超结半导体装置中确保预定的耐压并且获得低导通电阻，需要使并列pn层105的n型区域103的杂质总量与p型区域104的杂质总量大致相同，并且在各自的区域使深度方向的杂质浓度大致均匀。例如，在并列pn层105的n型区域103的宽度w101与p型区域104的宽度w102相同的情况下，若使n型区域103的杂质浓度与p型区域104的杂质浓度大致相同，则可以使两区域的杂质总量大致相同。符号111为层间绝缘膜。

但是，对于现有的超结半导体装置而言，发生雪崩击穿时的工作电阻成为负阻，因此容易引起发生雪崩击穿时急剧增加的电流(以下，称作雪崩电流)的局部集中，难以确保足够的雪崩耐量(破坏耐量)。具体地，在超结半导体装置关断时，通过并列pn层105的势能分布，由雪崩击穿产生的空穴通过并列pn层105的p型区域104而向源极112逸出，电子通过并列pn层105的n型区域103而向漏极113逸出。

因此，若像上述那样为了确保预定耐压并且获得低导通电阻而使n型区域103和p型区域104的深度方向的杂质浓度大致均匀，则由于空穴与电子的迁移率的差别，在发生雪崩击穿时空穴通过p型区域104而向源极112逸出的时间比电子通过n型区域103而向漏极113逸出的时间长。因此，在发生雪崩击穿时，并列pn层105的电荷平衡被打破，工作电阻成为负阻。由此，容易引起雪崩电流的局部集中。

作为防止耐压下降的方法，提出了以下方法：通过形成吸除源并在吸取了硅基板(Si芯片)中的晶体缺陷之后去除吸除源，由此从硅基板去除成为耐压下降的原因的晶体缺陷(例如，参照下述专利文献1(第0010～0012段，图7))。在下述专利文献1中，以剂量1×10¹⁵/cm²、加速电压100keV，以离子方式注入氩(Ar)，由此形成作为吸除源的晶体变形层。