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[发明专利]一种处理器、神经网络单元及其运作方法-CN201610864054.1有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-04-09 - 主分类号： G06F7/575 文献下载
摘要：一种神经网络单元，包括一个指定第一与第二动作的可程序化指针、第一存储器、第二存储器、多个神经处理单元与多个启动单元。各个神经处理单元包括一累加器与一算术单元。算术单元对多对由第一与第二存储器接收的第一与第二操作数执行一系列乘法运算，并对所产生的一系列乘积执行一系列加法运算以累加出一累加值储存于累加器。启动单元对此累加值执行启动函数以产生结果。当指针指定第一动作，神经网络单元将启动单元产生的结果写入第一存储器。当指针指定第二动作，神经网络单元将累加器内的累加值写入第一存储器。
选择性启动函数输出累加器回神存储器神经处理单元

[发明专利]具有神经存储器与神经处理单元与定序器的神经网络单元-CN201610866130.2有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-04-09 - 主分类号： G06N3/063 文献下载
摘要：N个处理单元构成的阵列。各个处理单元包括累加器、算术单元、权重输入与多任务缓存器。算术单元对第一、第二与第三输入执行运算产生结果储存至累加器。第一输入接收累加器输出。第二输入接收权重输入。多任务缓存器具有第一与第二数据输入、输出与控制输入。此输出由第三输入与相邻处理单元多任务缓存器的第二数据输入接收。控制输入选定第二数据输入时，多任务缓存器如同一N文字旋转器运作。第一/第二存储器分别装载W列/D列的N个权重/数据文字并其提供至相对应权重输入/多任务缓存器第一数据输入。定序器控制多任务器与存储器。
具有神经存储器处理单元阵列定序器神经网络

[发明专利]神经网络单元和神经处理单元阵列-CN201610866030.X有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-04-09 - 主分类号： G06N3/06 文献下载
摘要：一种神经网络单元。此神经网络单元包括一缓存器与多个神经处理单元(NPU)。缓存器可利用一除数的一倒数值的一呈现(representation)予以程序化。各个神经处理单元包括一算术逻辑单元，一累加器与一倒数乘法单元。算术逻辑单元用以对一系列操作数执行一系列算术与逻辑运算以产生一系列结果。算术逻辑单元并将这系列结果累加出一累加值储存至累加器。倒数乘法单元接收前述除数的倒数值的呈现与累加值以产生一结果。此结果是累加值与除数的商数。
具有神经存储器神经网络单元集体来自数据移位处理阵列

[发明专利]具有神经存储器的神经网络单元和集体将来自神经存储器的数据列移位的神经处理单元阵列-CN201610866127.0有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-04-09 - 主分类号： G06N3/06 文献下载
摘要：一种神经网络单元，包括第一存储器，第二存储器，N个神经处理单元与多个启动函数单元。第一存储器装载N个权重文字的列并将其提供至N个相对应神经处理单元。第二存储器装载N个数据文字的列并将其提供至N个相对应神经处理单元。各个神经处理单元包括一累加器与一算术单元。算术单元对于由第一与第二存储器接收的权重与数据文字执行一系列乘法与加法运算以累加出一累加值于累加器内。各个启动函数单元由N个神经处理单元中的多个神经处理单元所共享，并以序列方式从各个神经处理单元接收累加值并对其执行启动函数以产生结果。
具有神经存储器神经网络单元集体来自数据移位处理阵列

[发明专利]具有神经存储器的神经网络单元和集体将来自神经存储器的数据列移位的神经处理单元阵列-CN201610866129.X有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-04-09 - 主分类号： G06N3/063 文献下载
摘要：N个处理单元构成的阵列。各个处理单元包括累加器、算术单元、权重输入与多任务缓存器。算术单元对第一、第二与第三输入执行运算以产生结果储存至累加器。第一输入接收累加器输出。第二输入接收权重输入。多任务缓存器具有第一与第二数据输入、输出与控制输入。多任务缓存器的输出由第三输入与相邻处理单元多任务缓存器的第二数据输入接收。控制输入选定第二数据输入时，这些多任务缓存器的运作如同N文字旋转器。第一/第二存储器分别装载W列/N列的N个权重文字并将N个权重文字提供至相对应权重输入/多任务缓存器第一数据输入。
具有神经存储器神经网络单元集体来自数据移位处理阵列

[发明专利]以处理单元群组作为时间递归神经网络长短期记忆胞进行运作的神经网络单元-CN201610866452.7有效
发明人： G·葛兰·亨利;泰瑞·派克斯;凯尔·T·奥布莱恩 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-04-09 - 主分类号： G06N3/063 文献下载
摘要：输出缓冲器装载N个文字分配至N/J个互斥输出缓冲文字群组内。N个处理单元分配至N/J个相对应的互斥处理单元群组。处理单元包括第一与第二多任务缓存器，累加器与算术单元。多任务缓存器包括J+1个输入，其中的第一输入从存储器接收操作数，其它输入接收相对应输出缓冲文字群组的文字。累加器提供其输出至相对应输出缓冲文字群组。算术单元对各个多任务缓存器与累加器输出执行运算以产生结果累加至累加器。输出缓冲器包括屏蔽输入控制其中那些文字维持其原本数值或以其相对应累加器输出更新。处理单元群组作为时间递归神经网络的长短期记忆胞运作。
处理单元作为时间递归神经网络短期记忆进行运作

[发明专利]多核微处理器及其重新配置方法-CN201410431377.2有效
发明人： G·葛兰·亨利;泰瑞·派克斯;达魯斯·D·嘉斯金斯 -专利权人：威盛电子股份有限公司
申请日： 2014-08-28 - 公布日： 2019-03-19 - 主分类号： G06F15/177 文献下载
摘要：本发明提供一种多核微处理器及其重新配置方法。微处理器包括多个处理核及一被配置为指示每一处理核是否可启用或停用的配置暂存器。上述多个处理核中每一可启用的处理核被配置为读取在一第一实例中的配置暂存器以决定上述多个处理核中何者可启用或停用，以及基于在第一实例中配置暂存器的读取产生一各自的配置相关值。配置暂存器被更新以指示多个处理核中一先前可启用的处理核被停用。上述多个处理核中每一可启用的处理核被配置为读取在一第二实例中的配置暂存器以决定多个处理核中何者可启用或停用以及基于配置暂存器在第二实例中的读取产生各自的配置相关值。本发明具有更少的功率消耗。
多核微处理器及其重新配置方法

[发明专利]具有神经存储器的神经网络单元以及集体将接收自神经存储器的数据列进行移位的神经处理单元阵列-CN201610864610.5有效
发明人： G·葛兰·亨利;泰瑞·派克斯;凯尔·T·奥布莱恩 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-03-15 - 主分类号： G06N3/063 文献下载
摘要：一种神经网络单元，包括第一存储器，第二存储器与神经处理单元阵列。第一存储器装载数据矩阵的元素。第二存储器装载卷积核的元素。各个神经处理单元包括一多任务缓存器，一缓存器，一累加器与一算术单元。多任务缓存器从第一存储器接收元素并且接收相邻神经处理单元的多任务缓存器输出。缓存器从第二存储器接收元素。算术单元接收缓存器，多任务缓存器与累加器的输出并对其执行乘法累加运算。对于各个子矩阵，算术单元选择性地接收来自第一存储器或相邻神经处理单元多任务缓存器的元素，并执行一系列乘法累加运算而将卷积运算结果累加至累加器。
具有神经存储器神经网络单元以及集体接收数据进行移位处理阵列

[发明专利]执行随机舍入的神经网络单元-CN201610866451.2有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-03-15 - 主分类号： G06N3/063 文献下载
摘要：一种神经网络单元，包括一随机位来源与多个神经处理单元。随机位来源用以产生随机位。各个神经处理单元包括一累加器与一舍入器。神经处理单元将多个乘积累加至累加器以作为一累加值。舍入器由随机位来源接收随机位，并且依据由随机位来源接收的随机位，随机地对累加值执行舍入运算。
执行随机神经网络单元

[发明专利]利用处理器架构指令加载架构缓存器文件的微运算的执行单元的直接执行-CN201610864607.3有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-03-15 - 主分类号： G06F9/30 文献下载
摘要：一种处理器，包括一架构缓存器文件与一执行单元。处理器的一架构指令集的架构指令可将微运算加载架构缓存器文件。执行单元用以执行指令。此指令为架构指令或转译出的微指令。执行单元包括一译码器，一模式指针，一个多层级管线与一多工器多工器。其中，译码器将指令译码为微运算。模式指针在第一与第二模式中指定其一。微运算提供至多层级管线，以控制管线中多个层级的电路。当模式指针指示第一模式，多工器多工器选择一个接收自译码器的微运算提供至管线。当模式指针指示第二模式，多工器多工器选择一个接收自架构缓存器文件的微运算提供至管线。
利用处理器架构指令加载缓存文件运算执行单元直接

[发明专利]同时执行长短期记忆胞计算的神经网络单元-CN201610864446.8有效
发明人： G·葛兰·亨利;泰瑞·派克斯;凯尔·T·奥布莱恩 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-02-26 - 主分类号： G06N3/063 文献下载
摘要：一输出缓冲器用以装载N个文字，分配至N/J个互斥的输出缓冲文字群组。N个处理单元分配至N/J个互斥的处理单元群组。各个处理单元包括一累加器与一算术单元，算术单元对包括累加器输出在内的输入执行运算以产生一第一结果累加至累加器。多个启动函数单元选择性地对于累加器输出执行启动函数以产生结果提供至N个输出缓冲文字。处理单元群组中的四个处理单元与多个启动函数单元中的至少其中之一分别计算长短期记忆胞的输入闸，遗忘闸，输出闸与候选状态，以写入相对应输出缓冲文字群组中的相对应第一，第二，第三与第四文字。
同时执行长短期记忆计算神经网络单元

[发明专利]具有输出缓冲器反馈以执行时间递归神经网络计算的神经网络单元-CN201610864608.8有效
发明人： G·葛兰·亨利;泰瑞·派克斯;凯尔·T·奥布莱恩 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-02-26 - 主分类号： G06N3/063 文献下载
摘要：一种神经网络单元，包括随机存取存储器，输出缓冲器与神经处理单元阵列。神经处理单元阵列执行以下步骤：从输出缓冲器读取对应于第一时间步骤的内容层节点数值；从随机存取存储器读取对应于第二时间步骤的输入层节点数值；依据此输入层节点数值以及前述内容层节点数值产生关联于第二时间步骤的隐藏层节点数值并输出至输出缓冲器；从输出缓冲器读取此隐藏层节点数值，并依此产生内容层节点数值输出至输出缓冲器；利用对应前述隐藏层节点数值，产生输出层节点数值并将其写入随机存取存储器；以及在一系列时间步骤中重复前述步骤。
具有输出缓冲器反馈执行时间递归神经网络计算单元

[发明专利]具有可变率执行单元的处理器-CN201610864272.5有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-02-26 - 主分类号： G06N3/063 文献下载
摘要：一种处理器，包括多个功能单元，缓存器与执行单元。功能单元以第一时频率攫取译码处理器的架构指令集的架构指令。缓存器储存一可透过架构指令予以程序化的指针数值。执行单元包括第一存储器，第二存储器与多个处理单元。第一存储器装载数据。第二存储器装载非架构指令，非架构指令所归属的指令集不同于架构指令集。处理单元以第二时频率执行非架构指令对接收自第一存储器的数据执行运算以产生结果。当指针被第一默认值予以程序化，第二时频率即为第一时频率，当指针被第二默认值予以程序化，第二时频率小于第一时频率。
具有可变执行单元处理器

[发明专利]微处理器及其执行方法-CN201410431675.1有效
发明人： G·葛兰·亨利;史蒂芬·嘉斯金斯 -专利权人：威盛电子股份有限公司
申请日： 2014-08-28 - 公布日： 2019-02-15 - 主分类号： G06F9/22 文献下载
摘要：本发明提供一种微处理器及其执行方法。微处理器包括多个处理核，其中每一处理核实例化一各自架构上可见储存资源。上述多个处理核的一第一处理核遇到一架构指令，其使用由上述架构指令所指定的一值指示上述第一处理核更新上述第一处理核的上述各自架构上可见储存资源。为响应遇到上述架构指令，上述第一处理核将上述数值提供给上述多个处理核的每一处理核及使用上述值更新上述第一处理核的上述各自架构上可见储存资源。除了上述第一处理核外的每一处理核在不遇到上述架构指令的情况下使用上述第一处理核所提供的上述值，更新上述第一处理核的上述各自架构上可见储存资源。
微处理器及其执行方法

[发明专利]三配置神经网络单元-CN201610864450.4有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-02-15 - 主分类号： G06N3/063 文献下载
摘要：一种三配置神经网络单元，包括N个窄的与宽的累加器、乘法器与加法器。各乘法器对其输入执行运算以产生窄/宽乘积。各加法器的第一输入接收相对应累加器的输出。各宽加法器还具有第三输入，当指定第三配置，第三输入从相对应的窄乘法器接收窄乘积的加宽版本。当指定第一配置，各加法器对其第一与第二输入执行运算产生窄/宽总数储存于相对应的累加器。当指定第二配置，各宽加法器对第一与第二输入执行运算产生宽总数储存于相对应的宽累加器。当指定第三配置，各宽加法器对第一、第二与第三输入执行运算产生宽总数储存于相对应的宽累加器。
配置神经网络单元