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[发明专利]一种累加器缓冲的数据累加卸载系统及方法-CN202210966710.4在审
发明人：吴铁彬;唐勇;周玉瀚;谭弘兵;陈正博;郝子宇 -专利权人：无锡江南计算技术研究所
申请日： 2022-08-12 - 公布日： 2022-11-01 - 主分类号： G06F7/53 文献下载
摘要：本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲的数据累加卸载系统及方法。一种累加器缓冲的数据累加卸载系统，包括一累加器缓冲控制逻辑和多个累加器缓冲模块；每一所述累加器缓冲模块均包括一控制寄存器，与所述累加器缓冲控制逻辑电性连接，用于接收并暂存所述累加器缓冲控制逻辑发出的控制信号；一数据累加卸载子模块，与所述控制寄存器电性连接，包括缓冲本体，用于按缓冲条目先后顺序缓存累加结果；结果处理单元，与所述缓冲本体电性连接。本发明的实施例中，累加器缓冲模块能够一边通过缓冲本体对累加结果进行缓存，一边通过结果处理单元对缓冲本体中已缓存的累加结果进行卸载，有效提高了累加器缓冲的工作效率。
一种累加器缓冲数据累加卸载系统方法

[发明专利]减少数字控制振荡器的输出信号中的信号边沿抖动的方法和装置-CN201210026161.9有效
发明人： A.布曼;M.凯克 -专利权人：罗伯特·博世有限公司
申请日： 2012-02-07 - 公布日： 2012-08-15 - 主分类号： H03L7/099 文献下载
摘要：本发明涉及一种用于减少数字控制振荡器的输出信号中的信号边沿抖动的方法。该方法具有通过第一累加器(208)提供(110)第一累加器输出信号的步骤，该第一累加器(208)被构成用于处理输入信号，其中该第一累加器在溢出情况下继续使用进位。此外在提供步骤中通过第二累加器(210)提供第二累加器输出信号，该第二累加器(210)被构成用于处理输入信号，其中该第二累加器在溢出情况下丢弃进位。此外，该方法包括在数字控制振荡器(200)的输出端(204)处输出(120)第二累加器输出信号的步骤和在使用第一累加器输出信号情况下使第二累加器同步化的步骤。
减少数字控制振荡器输出信号中的边沿抖动方法装置

[实用新型]紫外线消毒质量控制器-CN202120743828.1有效
发明人：陈大愚 -专利权人：陈大愚
申请日： 2021-04-13 - 公布日： 2021-12-17 - 主分类号： A61L2/10 文献下载
摘要：本实用新型公开了一种紫外线消毒质量控制器，涉及医疗器械技术领域。一种紫外线消毒质量控制器，所述紫外线消毒质量控制器包括变压器、时长累加器、固态存储器、次数累加器、控制器、网络模块，所述变压器输入端和电源连接，变压器输出端通过导线和时长累加器连接，时长累加器另一端通过导线和次数累加器连接，时长累加器和次数累加器串联；时长累加器和固态存储器信号连接，次数累加器和固态存储器信号连接，时长累加器和控制器的输入信号连接，次数累加器和控制器的输入信号连接，控制器和固态存储器信号连接，控制器的输出信号和网络模块连接
紫外线消毒质量控制器

[发明专利]一种数据处理方法及装置、芯片、设备、存储介质-CN202210027275.9在审
发明人：孙炜;祝叶华 -专利权人： OPPO广东移动通信有限公司
申请日： 2022-01-11 - 公布日： 2023-07-25 - 主分类号： G06N3/063 文献下载
摘要：本申请实施例提供了一种数据处理方法及装置、芯片、设备、存储介质，该装置中部署计算单元阵列，计算单元阵列中包括多个深度可分离卷积计算单元，每一个深度可分离卷积计算单元包括：多条乘累加器、多个中间结果累加器和一个多路选择器；其中，每条乘累加器的输出端与一个中间结果累加器的输入端连接，一个多路选择器的输入端分别与多条乘累加器的输出端和多个中间结果累加器的输出端连接；多条乘累加器，用于执行一个通道输入特征数据中多个卷积窗口数据的乘累加运算；多个中间结果累加器，用于分别对对应的乘累加器产生的中间结果进行累加运算；一个多路选择器，用于选择输出每条乘累加器的运算结果、或选择输出每个中间结果累加器的累加结果。
一种数据处理方法装置芯片设备存储介质

[发明专利]一种累加数字序列的方法和装置-CN201811235111.5在审
发明人：张永伟 -专利权人：成都鼎桥通信技术有限公司
申请日： 2018-10-23 - 公布日： 2020-05-01 - 主分类号： G06F7/509 文献下载
摘要：本申请提供了一种累加数字序列的方法和装置，应用于包括两个累加器的累加装置上，该方法包括：针对任一待累加二进制数字序列，将序列中的每个数值拆分为低位和高位两个数值；低位数值的位宽为预设值W；将序列中的每个数值拆分后的低位数值输入第一累加器进行逐个累加；将序列中的每个数值拆分后的高位数值输入第二累加器进行逐个累加；当通过第一累加器和第二累加器将该序列中的所有数值累加结束后，将第一累加器的累加结果作为低W位，第二累加器的累加结果作为高位进行合并，将合并后的数值作为所述序列的累加值该方法能够有效提高累加器的时钟速率，且减少累加器的资源消耗。
一种累加数字序列方法装置

[发明专利]一种高精度卫星导航模拟器本地数字中频载波生成方法-CN201711267967.6有效
发明人：杨晓昆;徐沛虎;胡强;张小强;吴耀;曹瑞 -专利权人：北京临近空间飞艇技术开发有限公司;中国航天科工信息技术研究院
申请日： 2017-12-05 - 公布日： 2021-09-07 - 主分类号： G01S19/37 文献下载
摘要：本发明提供一种高精度卫星导航模拟器本地数字中频载波生成方法，具体过程为：步骤一，设置依次串联的加加加速度累加器、加加速度累加器、加速度累加器；步骤二，设置加加加速度累加器、加加速度累加器及加速度累加器的初值，设置加加加速度累加器的累积量；步骤三，三个累加器进行累加操作，得到乘以一个放大倍数的多普勒频移值的DDS频率控制量，根据所述DDS频率控制量生成中频载波信号。本方法在传统DDS生成本地载波方法的基础上增加了实时计算载波多普勒模块，即加加加速度累加器、加加速度累加器及加速度累加器，并实时修正载波频率控制字，能够解决在卫星导航模拟器中传统DDS生成大动态载波精度低的问题
一种高精度卫星导航模拟器本地数字中频载波生成方法

[发明专利]Σ－Δ转换器及其用途-CN200610171930.9有效
发明人： G·李普马 -专利权人：英飞凌科技股份公司
申请日： 2006-06-27 - 公布日： 2007-05-30 - 主分类号： H03M3/02 文献下载
摘要：本发明提出一种适合于高时钟频率和快速信号处理的∑－Δ转换器。为此，该∑－Δ转换器具有用于提供数据字的信号输入端。时钟信号输入端被设计用于提供时钟信号。该∑－Δ转换器包括第一定时操作累加器级，该第一定时操作累加器级的输入侧连接到信号输入端上。与第一累加器级串联连接的至少一个第二定时操作累加器级的输入侧耦合到第一累加器级的累加器输出端上。该∑－Δ转换器被设计用于根据每个时钟信号仅在第一和至少一个第二累加器级中的一个累加器级中对数据字进行处理并且在这一个累加器级的累加器输出端上输出所处理的数据字。因此，在信号处理期间对时间要求严格的响应仅仅限于当前对数据字进行处理的累加器级。
转换器及其用途

[发明专利]预置值流水线结构相位累加器-CN200510116691.2无效
发明人：陈军;杨华中;罗嵘 -专利权人：清华大学
申请日： 2005-10-28 - 公布日： 2006-05-10 - 主分类号： H03L7/197 文献下载
摘要：本发明涉及一种预置值流水线结构相位累加器，属于集成电路相位累加器设计技术领域。该累加器由N－1个预置值相位累加器、N－1个D触发器、一个NO比特累加器和一个K比特D触发器单元构成一个N级预置值流水线结构相位累加器；第一级累加器和N－1个预置值累加器的输入端分别与M位频率控制字分成的N路输入数字信号之中的一路相连，N－1个预置值累加器的另一输入端分别与频率控制字变化控制信号相连，N－1个D触发器分别连接在相邻的两个累加器的进位输入端和进位输出端之间，K比特D触发器单元的输入端与第二级的预置值相位累加器累加和输出端相连本发明可消除大量D触发器，并降低输出相位延时，降低功耗，提高频率切换速度。
预置流水线结构相位累加器

[发明专利]卷积计算模块、神经网络处理器、芯片和电子设备-CN201911400306.5有效
发明人：何怀山 -专利权人： OPPO广东移动通信有限公司
申请日： 2019-12-30 - 公布日： 2023-07-25 - 主分类号： G06F17/15 文献下载
摘要：本申请实施例提供一种卷积计算模块、神经网络处理器、芯片和电子设备，卷积计算模块包括累加器和选择器，同一级累加器的两个累加器和下一级累加器的一个累加器连接到一个选择器的输入端，所述选择器的输出端用于输出一种或多种累加运算的结果，所述累加器包括至少5级，每一级累加器至少包括一个累加器，所述选择器包括至少一级，每一级选择器至少包括一个选择器。
卷积计算模块神经网络处理器芯片电子设备

[发明专利]具有动态反馈的电容测量电路-CN201180005457.6有效
发明人：伯纳德·O·吉安 -专利权人： 3M创新有限公司
申请日： 2011-01-03 - 公布日： 2012-09-26 - 主分类号： G01R27/26 文献下载
摘要：通常，累加器电路耦合到所述电容，并包括累加器和开关，所述开关通过第一控制信号所支配的一系列开关控制的充电或放电循环对所述累加器充电。所述累加器电路根据所述第一累加器上的所述电荷提供累加器信号。放电电路耦合到所述累加器电路，并且包括可选的变流装置，所述放电电路根据第二控制信号对所述累加器进行部分放电。控制电路耦合到所述累加器电路和所述放电电路，其动态地调节所述第一和/或第二控制信号以将所述累加器信号维持在所需范围内。所述动态调节的控制信号可用作所述电容的量度。
具有动态反馈电容测量电路

[发明专利]一种多个累加器的计算方法、装置、电子设备和存储介质-CN202211237771.3在审
发明人：梁监天;蔡权雄;牛昕宇 -专利权人：深圳鲲云信息科技有限公司
申请日： 2022-10-11 - 公布日： 2022-11-11 - 主分类号： G06F7/498 文献下载
摘要：本申请提供了一种多个累加器的计算方法、装置、电子设备和存储介质，方法包括：针对每类待累加计算的多个数据，将所述数据划分至n个数组：针对每类数据执行如下目标操作：从一个数组中提取一个数据输入组内累加器的输入端A，并将从所述组内累加器的输出端得到的一个输出结果，输入所述组内累加器的输入端B，其中，数据输入的周期为一个时钟周期或多个时钟周期；在全部数据输入所述组内累加器后，将下一类别的数据按照所述目标操作输入所述组内累加器；确定所述组内累加器输出的n个初始累计结果；通过至少一个组间累加器对所述n个初始累计结果进行加和，得到全部数据的数据累加结果。本申请提高了累加器的计算效率。
一种累加器计算方法装置电子设备存储介质

[发明专利]一种累加器缓冲结构及其数据累加卸载方法-CN202210966726.5在审
发明人：吴铁彬;王谛;唐勇;谭弘兵;王吉军;郝子宇 -专利权人：无锡江南计算技术研究所
申请日： 2022-08-12 - 公布日： 2022-11-01 - 主分类号： G06F7/53 文献下载
摘要：本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲结构及其数据累加卸载方法。一种累加器缓冲结构，包括一累加器缓冲控制逻辑；以及多个累加器缓冲模块，每一所述累加器缓冲模块均包括双缓冲单元，包括第一缓冲和第二缓冲，当所述第一缓冲处于第一工作模式时，所述第二缓冲处于第二工作模式；当所述第一缓冲处于第二工作模式时，所述第二缓冲处于第一工作模式；其中，所述第一工作模式为对累加结果进行缓存。本发明的实施例中，累加器缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。
一种累加器缓冲结构及其数据累加卸载方法

[发明专利]一种累加器计算方法、装置、电子设备和存储介质-CN202211237859.5在审
发明人：梁监天;蔡权雄;牛昕宇 -专利权人：深圳鲲云信息科技有限公司
申请日： 2022-10-11 - 公布日： 2022-11-08 - 主分类号： G06F7/498 文献下载
摘要：本申请提供了一种累加器计算方法、装置、电子设备和存储介质，方法包括：针对每类待累加计算的多个数据，将所述数据划分至n个数组，其中，n是根据累加器的运算周期包含的时钟周期的数量确定的，n为大于1的正整数：针对每类数据执行如下目标操作；从一个数组中提取一个数据输入所述累加器的输入端A，并将从所述累加器的输出端得到的一个输出结果，输入所述累加器的输入端B，其中，数据输入的周期为一个时钟周期或多个时钟周期；在数组中的全部数据输入所述累加器后，得到n个初始累加结果；通过所述累加器将n个初始累加结果进行相加，得到全部数据的数据累加结果后，对下一类数据执行所述目标操作。本申请提高累加器的计算效率。
一种累加器计算方法装置电子设备存储介质

[发明专利]一种累加器计算方法、装置、电子设备和存储介质-CN202211237874.X在审
发明人：梁监天;蔡权雄;牛昕宇 -专利权人：深圳鲲云信息科技有限公司
申请日： 2022-10-11 - 公布日： 2022-11-11 - 主分类号： G06F7/498 文献下载
摘要：本申请提供了一种累加器计算方法、装置、电子设备和存储介质。所述方法包括：根据累加器的运算周期包含的输入周期的数量n，确定n个数组，其中，不同数组中待累加计算的数据的类型不同，其中，n为大于1的正整数；按照预设的数组循环顺序，在每个输入时刻，从一个数组中提取一个数据输入累加器的输入端A，并将从所述累加器的输出端得到的所述数组的输出结果，输入所述累加器的输入端B；在全部数据输入所述累加器后，得到每类数据的数据累加结果。本申请提高累加器的计算效率。
一种累加器计算方法装置电子设备存储介质

[发明专利]具有积分图像输出的图像感测器-CN200910128248.5有效
发明人：梁菁珊;林建宏;李子芳;庄国煜 -专利权人：财团法人工业技术研究院
申请日： 2009-03-24 - 公布日： 2010-09-29 - 主分类号： H04N5/335 文献下载
摘要：一种具有积分图像输出的图像感测器，其包括像素电路、线累加器及体累加器。其中，像素电路中包括多个像素元件，用以提取图像中多个像素的像素值。线累加器耦接于像素电路，用以累加图像的目标像素线中第一像素至目标像素的像素值，而获得线像素累加值。体累加器耦接于线累加器，用以将线累加器输出的线像素累加值累加至目标像素线的前一条像素线中对应于目标像素的像素积分值以作为目标像素的像素积分值，并输出目标像素的像素积分值以形成积分图像。
具有积分图像输出感测器

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